[实用新型]一种基于FPGA的税控收款机

说明书

技术领域

本实用新型涉及一种税控收款机，具体地说是一种基于FPGA的税控收款机。

背景技术

随着可配置FPGA芯片技术的快速发展，FPGA芯片的集成度越来越高、单位成本越来越低，小容量、低成本FPGA与各种专用ASIC芯片的成本差异越来越小，与各类专用ASIC芯片相比，FPGA芯片具有可配置、开发周期短等优点，与各类通用ASIC芯片相比，FPGA芯片具有集成度高、可配置等优点。由于税控收款机需要的控制器种类多，但控制器的复杂度较低、性能要求也不高，同时还无专用ASIC的应用领域，采用通过ASIC芯片，需要外置很多控制器，复杂度和成本居高不下，而FPGA芯片具有可配置、可扩展以及成本优势。

实用新型内容

本实用新型的技术任务是针对以上不足之处，提供一种可配置、扩展性好、安全性高、可靠性高的一种基于FPGA的税控收款机。

本实用新型解决其技术问题所采用的技术方案是：硬件包括FPGA芯片、RAM存储器、FLASH程序存储器、税控数据存储器；其中FPGA芯片中集成32位主控制器IP核、键盘扫描控制器IP核、LCD显示控制器IP核、ISO7816控制器IP核、ISO7811控制器IP核、USB控制器IP核、以太网控制器IP核、加解密控制器IP核；键盘扫描控制器IP核、LCD显示控制器IP核、ISO7816控制器IP核、ISO7811控制器IP核、USB控制器IP核、以太网控制器IP核、加解密控制器IP核均由32位主控制器IP核控制。

系统配置、系统初始化或更新IP流程如下：

1)上电后可编程FPGA芯片读取内部的配置信息，使之具备32位主控制器IP核、键盘扫描控制器IP核、LCD显示控制器IP核、ISO7816控制器IP核、ISO7811控制器IP核、USB控制器IP核、以太网控制器IP核、加解密控制器IP核。

2)32位主控制器IP核执行FLASH程序存储器中的硬件初始化命令，初始化键盘扫描控制器IP核、LCD显示控制器IP核、ISO7816控制器IP核、ISO7811控制器IP核、USB控制器IP核、以太网控制器IP核、加解密控制器IP核及外围部件。

3)32位主控制器IP核执行FLASH程序存储器中的税控命令，完成税控操作。

4)需要硬件升级时，通过JTAG，将配置信息写入FPGA芯片中，重新上电后即可更新FPGA逻辑配置，从而实现增加、删除或更改IP核。

本实用新型的一种基于FPGA的税控收款机和现有技术相比，可大幅度降低税控收款机的设计复杂度、提高其扩展性、减少功耗，因而，具有很好的推广使用价值。

附图说明

下面结合附图对本实用新型进一步说明。

附图1为一种基于FPGA的税控收款机的电路结构框图。

图中：1、FPGA芯片；2、32位主控制器IP核；3、键盘扫描控制器IP核；4、LCD显示控制器IP核；5、ISO7816控制器IP核；6、ISO7811控制器IP核；7、USB控制器IP核；8、以太网控制器IP核；9、加解密控制器IP核；10、RAM存储器；11、FLASH程序存储器；12、税控数据存储器。

具体实施方式

下面结合附图和具体实施例对本实用新型作进一步说明。

本实用新型的一种基于FPGA的税控收款机，硬件包括FPGA芯片1、RAM存储器10、FLASH程序存储器11、税控数据存储器12；其中FPGA芯片1中集成32位主控制器IP核2、键盘扫描控制器IP核3、LCD显示控制器IP核4、ISO7816控制器IP核5、ISO7811控制器IP核6、USB控制器IP核7、以太网控制器IP核8、加解密控制器IP核9；键盘扫描控制器IP核3、LCD显示控制器IP核4、ISO7816控制器IP核5、ISO7811控制器IP核6、USB控制器IP核7、以太网控制器IP核8、加解密控制器IP核9均由32位主控制器IP核2控制。

本专利涉及的FPGA芯片1、主控制器IP核2、键盘扫描控制器IP核3、LCD显示控制器IP核4、ISO7816控制器IP核5、ISO7816控制器IP核6、USB控制器IP核7、以太网控制器IP核8、加解密控制器IP核9、RAM存储器10、Flash程序存储器11、税控数据存储器12均为计算机技术领域的通用技术。

除说明书所述的技术特征外，均为本专业技术人员的已知技术。