[实用新型]高速并行数据串行化中的时钟同步电路

权利要求书

1.一种高速并行数据串行化中的时钟同步电路，该电路应用于高速并行数据串行化系统，所述系统包括静态逻辑并行数据串行化电路、电流模逻辑并行数据串行化电路、电平转换电路和时钟分频电路，其工作原理是较多位数的并行数据首先经过静态逻辑串行化电路，再经过电流模逻辑串行化电路，最终转化为高速串行数据，其特征是在于：所述电路包括一个可控的延时链回路，该延时链回路包括延时链模块、采样模块、电平转换模块和延时链控制模块，该延时链回路中各模块关系如下：

a.采样模块利用CML时钟采集静态逻辑电路输出数据的时钟，得到沿采样数据；

b.将沿采样数据经过电平转换成为静态逻辑电平信号；

c.延时链控制模块采集经过电平转换的沿采样数据，根据沿采样数据向延时链模块发出延时控制信号。

d.延时链模块根据延时链控制模块的指令，对经过电平转换的时钟信号进行延时处理，并将处理后的时钟信号传送至静态逻辑并行数据串行化电路。

2.根据权利要求1所述的高速并行数据串行化中的时钟同步电路，a中所述的采样模块由一个CML的上升沿触发的D触发器构成。

3.根据权利要求1所述的高速并行数据串行化中的时钟同步电路，所述电平转换模块由一个比较器构成，其功能是将CML电平转换成Logical电平。

4.根据权利要求1所述的高速并行数据串行化中的时钟同步电路，所述延时链模块由一连串缓冲器和N个传输门组成，通过打开其中一个和关闭其他所有传输门来选择缓冲器链上的延时，从而达到延时的可控。

5.根据权利要求4所述的高速并行数据串行化中的时钟同步电路，一个缓冲器的延时为延时链模块的延时步进，一个传输门的延时为延时链模块的最小延时，一个传输门加上所有缓冲器的延时为延时链模块的最大延时。

6.根据权利要求5所述的高速并行数据串行化中的时钟同步电路，最大延时与最小延时之差必须大于所要被延时时钟的周期。

7.根据权利要求1至6中任一权利要求所述的高速并行数据串行化中的时钟同步电路，延时链控制模块由一个N位的环形计数器构成。

8.根据权利要求7所述的高速并行数据串行化中的时钟同步电路，延时链控制模块的N位计数器与延时链模块的N个传输门一一对应，计数器某位为高电平时，与其对应的门电路为开。

9.根据权利要求8所述的高速并行数据串行化中的时钟同步电路，系统复位时，高脉冲出现在环形计数器的中间位置。

10.根据权利要求9所述的高速并行数据串行化中的时钟同步电路，若沿采样数据为1，增加延时链的延时，若沿采样数据为0，则减少延时链的延时，当沿采样数据出现1-0-1或0-1-0时，表明电流模逻辑和静态逻辑之间接口时钟上升沿已经对齐，且被锁住。