[实用新型]代码完整性校验电路

说明书

技术领域

本实用新型涉及信息安全技术领域，具体涉及一种代码完整性校验电路。

背景技术

一般的数据完整性校验方法主要是校验动态的数据，譬如，1.通讯过程中的某些消息发送机制，在要发送的消息前加上一个前导位，或在消息后面加上一个CRC16效验值，跟消息一起发送，接收机根据前导位使消息同步，根据CRC效验值判断所发消息是否发生错误；2.采用密码或非密码方法使消息与一段信息关联，通过这个信息可以验证消息是否完整以及消息的来源。但是，保护静态数据的完整性也同样重要，比如存储在FLASH闪存中的程序和数据，为保护公司的经济利益，任何非法的纂改都应该被禁止。

现有技术的芯片代码完整性保护方法，其实现过程大都如下：

1.芯片内部都集成了两个有优先级别的处理器，由仲裁模块来调度处理器的工作。譬如，飞思卡尔半导体有限公司自主研发的芯片MCIMX31RM，就含有CPU和DMA两种处理器。DMA一般含有多个通道，每个通道都能进行数据的搬运处理，其中，负责代码完整性保护的那个通道，譬如通道0，CPU不能对其控制访问，而由专门的代码完整性保护电路来控制它。通道0具有最高的优先级，当CPU和DMA各个通道同时向仲裁器申请系统总线时，通道0总能先拿到总线控制权。

2.对需要效验的代码部分，用某种HASH算法算出摘要，譬如SHA1算法，然后把摘要存储在芯片内部某安全区，此安全区必须是禁止CPU访问的。

3.使用一个定时器来调节DMA和CPU占用系统总线的比例。

然而，现有技术中，只支持SHA1算法，导致安全性不高。

实用新型内容

本实用新型的目的在于提供一种安全性高的代码完整性保护电路。

本实用新型提供一种代码完整性校验电路，其包括系统总线、闪存、实时完整性校验单元、一次性可编程存储器、DMA控制器及CPU，所述闪存、实时完整性校验单元、一次性可编程存储器、DMA控制器及CPU都连接到所述系统总线上，所述实现完整性校验单元与所述DMA控制器相连接。

较优的，所述实现完整性校验单元包括算法控制模块，算法模块、时序控制模块、DMA配置模块及看门狗，所述算法控制模块分别连接至所述算法存储模块、时序控制模块、DMA配置模块及看门狗，所述DMA配置模块连接至所述DMA控制器。。

较优的，所述算法模块包括SHA1和SHA256两种HASH算法。

与现有技术相比较，本实用新型在算法模块中增加了SHA256算法，具有更高的安全性；对RTIC专用通道实行单独处理，完全隔绝了CPU对RTIC专用通道的访问；结果寄存器以寄存器和指针方式给出，应用更加灵活；DMA操作封装成指令形式，集成更加方便。

附图说明

图1是代码完整性保护电路的系统框图。

图2是图1中的实时完整性校验单元的工作流程图。

具体实施方式

如图1所示，本实用新型的代码完整性校验电路系统包括系统总线、及连接到系统总线上的闪存(Flash Memory)、实时完整性校验单元(Real Time Integrate Check，RTIC)、一次性可编程存储器(One Time Programmable，OTP)、DMA控制器、CPU。闪存存放受保护内容(CPU执行的指令和数据)，DMA控制器是系统通用控制器。OTP是片内只可写一次的永久存储器，用来存放密钥等关键数据，一般在出厂时配置好，用户不能更改。RTIC单元用于检查闪存里的内容是否被未授权用户篡改。

RTIC单元包括算法控制模块，算法模块、时序控制模块、DMA配置模块及看门狗。算法控制模块分别连接至算法存储模块、时序控制模块、DMA配置模块及看门狗。各模块功能描述如下：

算法控制模块是RTIC单元控制部分，具有结果比较，出错处理，DMA控制器操作指令的发布等功能，其共包含如下11种指令：待效验内容搬运到SHA1256报文寄存器、给算法模块置初值、获得算法模块初值、给算法模块结果寄存器赋初值、启动算法模块开始运算、判断算法模块是否运算完毕、构造报文填充内容获得最终摘要、DMA解除对总线的锁定、链表控制权移交、空传输、结束链表；DMA配置模块连接至DMA控制器，并控制DMA控制器操作指令的实施，当程序运行时，每隔一段时间，DMA配置模块会控制DMA控制器的RTIC专用通道从MEMORY中搬运部分待效验内容，进行一次HASH运算；算法模块可以执行SHA1和SHA256两种HASH算法；时序控制器用于调节DMA和CPU占用总线的时间比例；看门狗用于监测DMA控制器操作指令是否在规定时间内完成。