[实用新型]一种叠层片式压敏电阻网络

说明书

技术领域

本实用新型属于电子元器件领域，尤其涉及一种叠层片式压敏电阻网络。

背景技术

瞬变电压和浪涌电压以及静电放电(Electro-Static Discharge，ESD)对集成电路和半导体器件的破坏是众所周知的，即半导体器件对电压和电流的浪涌十分敏感，即使10^-6数量级静电噪声也可能导致元器件、电路损坏或失效。而近年来集成电路和半导体器件的低电压发展趋势明显，尤其是低电压操作的手持式电子产品的发展使得过电压保护元器件变得越来越重要，因此抑制瞬变电压、浪涌电压及ESD的片式元件无疑不可缺少。

随着移动通信、个人数据处理机(Personal Digital Assistant，PDA)、计算机等设备的不断小巧化，功能多样化，内部电路设计的复杂化，对抑制瞬变电压、浪涌电压及ESD的防护需求也不断增加，而压敏电阻器也被广泛应用于此类保护电路中。

传统的片式压敏电阻器为单个独立产品，在多线路保护方面，占用面积大，不利于设备小型化，元件安装效率低，造成整机成本高。

实用新型内容

本实用新型实施例的目的在于提供一种体积小、安装效率高、成本低的叠层片式压敏电阻网络。

本实用新型实施例是这样实现的，一种叠层片式压敏电阻网络，所述叠层片式压敏电阻网络包括：下介质层；形成于所述下介质层上的多个压敏电阻单元，所述多个压敏电阻单元之间相互独立；连接至所述多个压敏电阻单元的两个端部的端电极；以及上介质层，与附着有多个压敏电阻单元的下介质层结合；所述压敏电阻单元进一步包括：内电极，附着于所述下介质层上；以及压敏电阻膜，覆盖于所述内电极上。

其中，所述多个压敏电阻单元通过所述端电极构成并联形式。

其中，所述压敏电阻膜通过叠印或流延的方式覆盖于所述内电极上。

其中，所述上介质层是通过流延的方式在附着有多个压敏电阻单元的下介质层上形成。

其中，所述端电极是采用涂银机在所述多个压敏电阻单元的两个端部涂银后烧银形成。

本实用新型实施例提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降低了整机成本，实现了小型化；同时在压敏电阻网络除端电极外的瓷体上形成均匀致密、耐湿的保护层，有效解决了压敏电阻网络在电镀的过程中导致的扩散和带来性能变差的问题，使压敏电阻网络更易于进行电镀镍、锡处理，大大提高了产品的焊接可靠性。

附图说明

图1是本实用新型实施例提供的叠层片式压敏电阻网络的结构示意图；

图2是本实用新型实施例提供的叠层片式压敏电阻网络的分解结构示意图；

图3是本实用新型实施例提供的制作叠层片式压敏电阻网络的方法流程图；

图4是本实用新型第一实施例提供的叠层片式压敏电阻网络的立体结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型实施例提供的叠层片式压敏电阻网络将多个分立的压敏电阻单元集成为一体，在多线路过压保护方面方便使用，提高了元件安装密度和效率，降低了整机成本，实现了小型化。

本实用新型实施例提供的叠层片式压敏电阻网络可以应用于移动通信、PDA、计算机等电子设备在多线路过压保护电路中的高效安装。图1是本实用新型实施例提供的叠层片式压敏电阻网络的结构示意图，图2是本实用新型实施例提供的叠层片式压敏电阻网络的分解结构示意图；为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下。

叠层片式压敏电阻网络包括：下介质层1、多个压敏电阻单元2、端电极3以及上介质层4；其中，多个压敏电阻单元2形成于下介质层1上；多个压敏电阻单元2之间相互独立；端电极3连接至多个压敏电阻单元2的两个端部，多个压敏电阻单元2之间通过端电极3连接；上介质层4与附着有多个压敏电阻单元2的下介质层1结合；压敏电阻单元2进一步包括：附着于下介质层上的内电极21以及覆盖于内电极上的压敏电阻膜22。

在本实用新型实施例中，多个压敏电阻单元2通过端电极3构成并联形式。

作为本实用新型的一个实施例，压敏电阻膜通过叠印或流延的方式覆盖于内电极上。

在本实用新型实施例中，下介质层1和上介质层4由压敏陶瓷粉料与粘合剂、溶剂、增塑剂充分球磨混合成粘度为20-500PaS的浆料制成。