[实用新型]预防元件突返的电路

说明书

技术领域

本实用新型涉及一种预防元件突返的电路，尤其是有关于一种避免放电用的N型晶体管基板对其寄生双极晶体管导通时预防元件突返的电路。

背景技术

一些电路在操作时必需外加高压或是内部产生高压给电路内部使用，当操作完毕电路内部高压必须要做放电的动作，当在放电时有可能引起放电元件产生突返(snapback)。本实用新型提供一种电路，其能在元件做放电动作时，预防突返以避免元件烧毁发生。

如图1所示，N通道MOS晶体管10中以漏极区17作为集电极N+，源极区作为发射极N+以及半导体基板11作为基极来寄生形成双载子晶体管(BJT)16。

如图2所示的，当该N通道MOS晶体管10处于导通的状态，可能形成如图2的该双载子晶体管(BJT)16的正反馈电路。

亦即，(1)在漏极区17附近的空乏层加速的电子，在空乏层内引发雪崩倍增，而产生电子、空穴；(2)该空穴在该半导体基板11内流动产生基板电流；(3)该基板电流在该半导体基板11内产生电位梯度，使基板11电位上升；(4)使该源极区14/基板11间顺向偏压；(5)从源极区14将电子植入该半导体基板11；(6)所植入的电子到达漏极区17，并再次引起雪崩倍增。由于(1)～(6)正反馈的形成，大电流使装置被破坏。

NPN双载子晶体管(BJT)16是因两个N+扩散层靠近而寄生的，若一N+是接到VDD，另一N+接到VSS，就会在VDD与VSS间产生一寄生的元件。这双载子晶体管(BJT)16元件随着间距的缩小会具有更高的增益及更佳的双载子晶体管特性。当ESD电压跨在VDD与VSS之间时，这寄生的双载子晶体管也容易因突返击穿(snapback breakdown)而导通。

由于寄生的NPN双载子晶体管(BJT)16在IC内部布局中都只具有很小的面积，因此这寄生的NPN双载子晶体管(BJT)16一旦被电压所击穿而导通，很容易就会烧毁，而在VDD与VSS之间造成永久的短路破坏现象，这种破坏更常见于深次微米的CMOS IC之中。

因此，本申请的发明人研究出一种预防元件突返的电路，尤其是有关于一种避免放电用的N型晶体管基板对其寄生双极晶体管源极端导通时预防元件突返的电路，其可改善公知技术中寄生双极晶体管导通造成永久的短路破坏的现状。

实用新型内容

本实用新型关于一种放电时可避免放电用的一N型晶体管基板对其寄生双极晶体管源极端导通时突返的电路，该电路包含一N型晶体管，并以其漏极区作为该双极晶体管的集电极，其源极区作为该双极晶体管的发射极，以及一半导体基板作为该双极晶体管的基极寄生形成一双极晶体管。该电路还包含一阻抗元件，该阻抗元件耦合于该N型晶体管源极端。

其中，该阻抗元件被选择一特定值使该寄生双极晶体管的基极及发射极间的半导体界面无法导通。

其中，较佳的，该阻抗元件为一电阻；

其中，较佳的，该阻抗元件为一P型晶体管；

其中，较佳的，该P型晶体管通过一第一开关耦合至该N型晶体管的源极；

其中，较佳的，该N型晶体管的漏极进一步通过一第二开关耦合至地；以及

该第一开关及第二开关由二个不重复的脉冲信号所控制。

为使本领域技术人员对于本实用新型的结构目的和功效有更进一步的了解与认同，兹配合附图具体实施例详细说明如后。

附图说明

图1为现有技术的N型晶体管及其寄生双极晶体管的示意图；

图2为现有技术的寄生的双载子晶体管的正反馈的示意图；

图3为用于本实用新型的第一实施例的示意图；以及

图4为用于本实用新型的第二实施例的示意图。

10、30N通道MOS晶体管

11、31基板

14、34源极区

16、36双载子晶体管

17漏极区

33栅极区

38阻抗元件

401P通道MOS晶体管

CLK402/CLK403脉冲信号

具体实施方式

兹配合下列附图说明本实用新型的详细结构，及其连结关系，以利于本领域技术人员了解。