[实用新型]数据处理设备

说明书

相关申请的交叉引用

本申请是提交于2008年9月22日、美国申请No.12/235,341的部分延续，该美国申请要求对提交于2007年9月21日的美国临时申请No.60/974,388的优先权。以上特别列举的全部申请通过引用将其并入此处。 

本申请要求对提交于2008年4月25日的、美国临时申请No.61/048,107的优先权。以上特别列举的全部申请通过引用将其并入此处。 

技术领域

本技术涉及集成电路产业中的电子设计自动化。各种实施例涉及集成电路的测试和诊断，并且更具体地，涉及在测试数据量中使用的测试响应压缩，和用于缩减集成电路的测试应用时间。 

背景技术

在半导体产业中使用电子设计自动化EDA来虚拟地进行全部设备设计项目。在形成了产品构思后，使用EDA工具来定义特定实施方式。使用EDA工具定义的实施方式来创建掩模数据，该掩模数据用于在已完成的芯片的制造过程中用于光刻的掩模制造，该过程称为流片(tape out)。随后创建了掩模，并且与制造设备一同使用来制造集成电路晶片。测试是要求的步骤用来检测有缺陷的晶片。接下来，应用诊断来确认系统缺陷的根本原因，该系统缺陷用于掩模校正，从而提高产出。最后，将晶片切割、封装和组装从而提供用于分销的集成电路芯片。 

使用EDA工具设计的示例过程开始于使用体系结构定义工具的整体系统设计，其描述了使用集成电路要实现的产品的功能。接下来，基于例如Verilog或者VHDL的描述语言使用逻辑设计工具来创建高级描述，并且在迭代过程中使用功能验证工具，来确保高级描述实现了设计目标。接下来，使用合成和测试设计工具将高级描述翻译为网表，针对目标技术而优化网表，以及设计和实现测试，以允许对照网表检查已完成的芯片。 

典型的设计流程可能接下来包括设计计划阶段，其中构造和分析用于芯片的整体平面图，从而确保可以在高级别实现用于网表的时间参数。接下来，可以严格地检查网表，以满足时间约束以及使用VHDL或者Verilog在高级别定义的功能定义。在为了实现最终设计而决定网表和将网表映射到单元库的迭代过程后，为定位和路由使用物理实现工具。执行定位的工具将电路元件定位在布局上，执行路由的工具为电路元件定义交差点。 

随后通常使用提取工具对经过定位和路由之后定义的组件进行晶体管级的分析，并进行验证，从而确保实现了电路功能并且满足了时间约束。可以以迭代的方式在需要的时候再次访问定位和路由过程。接下来，对设计进行物理验证过程，例如设计规则检查DRC，布局规则检查LRC和布局对照原理LVS检查，上述检查分析可制造性、电气性能、光刻参数和电路正确性。 

借助从设计到验证过程的迭代完成了可接受的设计后，如同前面所描述的那些，对设计的结果可以进行分辨率提高技术，该技术提供了布局的几何处理以便改进可制造性。最终，准备好掩模数据并且对其进行流片以便在制造成品中使用。 

借助EDA工具进行的该设计过程包括允许成品接受测试的电路。对集成电路的有效测试经常使用用于可测试性(DFT)技术的结构化设计。特别地，这些技术是基于让全部或者一些状态变量(类似电路中的触发器和锁存器的存储器元件)为直接可控或可观察的整体概念。最经常使用的DFT方法是基于扫描链。该过程假设，在测试中，全部(或者几乎全部)存储器元件被连接到一个或多个移 位寄存器。结果是，设计出的逻辑电路具有两个或多个操作模式：普通模式和测试模式或者扫描模式。在普通模式下，存储器元件执行它们的常规功能。在扫描模式下，存储器元件变成扫描单元，其连接形成多个移位寄存器，被称为扫描链。这些扫描链用于将测试激励移送到受测电路(CUT)，并且移送出测试响应。应用在测试激励中由扫描组成的测试图案，应用一个或多个功能时钟，并且随后扫描出捕获的测试响应。随后将测试响应与无错测试响应进行对比从而确定CUT工作是否正常。 

扫描设计方法已经被广泛应用以便简化测试和诊断。从自动测试图案产生(ATPG)的角度看，扫描电路可以被作为组合或部分组合的电路。目前，ATPG软件工具可以基于不同的故障模型产生完整的测试图案组，该模型包括固定逻辑(stuck-at)、过渡、路径延迟和桥接故障。通常，当ATPG工具标定了电路中的特定潜在故障时，只需要精确确定少量的扫描单元，并且仅需要观察单个的扫描单元以便探测该特定故障。剩余的扫描单元通常填满了随机数值，这样，测试图案被完全精确地确定并且可以探测一些其它的未标定故障。