[实用新型]一体化微波高度表前端装置有效
申请号: | 200920283245.4 | 申请日: | 2009-12-30 |
公开(公告)号: | CN201600449U | 公开(公告)日: | 2010-10-06 |
发明(设计)人: | 孙毅;王健;雍定超;胡建凯;王学芝;林宇;梅德来;朱承昆;谢爽;包喆;王念;王梅 | 申请(专利权)人: | 南京誉葆科技有限公司 |
主分类号: | G01S7/02 | 分类号: | G01S7/02 |
代理公司: | 南京天翼专利代理有限责任公司 32112 | 代理人: | 朱戈胜 |
地址: | 210007 江苏省*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 一体化 微波 高度表 前端 装置 | ||
1.一种一体化微波高度表前端装置,包括发射装置、接收装置和频率源装置;所述发射装置把输入的中频IFin信号与本振混频处理后输出射频RFout信号给天线;所述接收装置把天线输入的射频RFin信号与本振信号混频处理后输出中频IFout信号;所述频率源装置分别输出本振信号给发射装置和接收装置,其特征是所述频率源装置输出的本振信号包括发射本振信号和接收本振信号,发射本振信号传送给发射装置,接收本振信号传送给接收装置;所述频率源装置包括:第一、二可编程逻辑器件,第一、二分频锁相电路和功分电路;所述功分电路把同一参考频率信号分为两路,分别进入第一、二分频锁相电路;所述第一、二可编程逻辑器件接收外部控制信号,并根据该控制信号分别控制第一、二分频锁相电路的输出频率;所述第一分频锁相电路输出发射本振信号,第二分频锁相电路输出接收本振信号。
2.根据权利要求1所述的一体化微波高度表前端装置,其特征是还包括自检装置;所述发射装置输出的信号经自检装置后连接天线;所述自检装置包括单刀双开关、固定衰减器和控制电路;所述单刀双开关的输入端连接发射装置的输出端,单刀双开关的两输出端分别连接天线和固定衰减器的输入端,固定衰减器的输出端连接接收装置;所述单刀双开关投掷控制端连接所述控制电路的控制输出端,所述控制电路的输入端连接外部控制信号。
3.根据权利要求2所述的一体化微波高度表前端装置,其特征是所述发射装置、接收装置、频率源装置和自检装置分别设在独立的EMI结构中,各个装置之间的信号采用同轴方式连接。
4.根据权利要求2或3所述的一体化微波高度表前端装置,其特征是所述发射装置包括上变频电路、前级功率放大器、功率控制电路、末级功率放大器、调制电路和电源电路;所述IFin信号与发射本振信号在上变频电路中混频放大后,再依次经前级驱动放大器、功率控制电路和末级功率放大器后输出;所述电源电路连接前级驱动放大器、功率控制电路、末级功率放大器和调制电路,为它们供电;所述功率控制电路的输入端连接外部衰减控制信号;所述调制电路的输入端连接外部TTL控制信号,输出端连接末级功率放大器的漏极脉冲电源;所述功率控制电路还连接有热敏电阻补偿网络。
5.根据权利要求2或3所述的一体化微波高度表前端装置,其特征是所述接收装置包括限幅器、低噪声放大器、下变频电路、滤波电路和定向耦合器;所述RFin信号依次经限幅器和低噪声放大器,再在下变频电路中与接收本振信号混频,混频后的信号经滤波电路输出;所述定向耦合器设置在限幅器与低噪声放大器之间,耦合来自自检装置的RFout信号。
6.根据权利要求5所述的一体化微波高度表前端装置,其特征是所述下变频为镜像抑制混频电路;所述下变频的输出端和滤波电路之间还连接有正交电桥。
7.根据权利要求5所述的一体化微波高度表前端装置,其特征是所述滤波电路的输出端还连接负温度补偿电路,该负温度补偿电路是以GaAs器件为核心的电路,对在-45~+70℃温度范围内的输出信号变化进行补偿。
8.根据权利要求2或3所述的一体化微波高度表前端装置,其特征是所述频率源装置包括第一、二可编程逻辑器件,第一、二分频锁相电路和功分电路;所述功分电路把同一参考频率信号分为两路,分别进入第一、二分频锁相电路;所述第一、二可编程逻辑器件分别控制第一、二分频锁相电路的输出频率。
9.根据权利要求2或3所述的一体化微波高度表前端装置,其特征是所述第一和第二分频锁相电路相同,包括鉴相器、环路滤波器和压控振荡器VCO;第一和第二分频锁相电路分别对应的可编程控制器接收外部的编码信号和触发信号,可编程控制器输出频率控制信号给鉴相器;鉴相器以所述参考频率信号参考,锁定输出的频率点;所述鉴相器的输出经环路滤波器后传入VCO,VCO在鉴相器产生的压控电压的控制下实现频率的产生及改变,并输出所需本振信号。
10.根据权利要求9所述的一体化微波高度表前端装置,其特征是所述第一和和第二可编程控制器相同,是CPLD,它包括时钟发生器、译码器、移位寄存器和逻辑控制器;
所述时钟发生器接收所述参考频率信号参考,使用分频计数器生成译码器、移位寄存器和逻辑控制器所需的时钟信号;
所述译码器接收外部的控制信号,该控制信号是编码信号,并在逻辑控制器控制下,计算出所需本振频率,直接对应输出并行数据;
所述移位寄存器根据译码器输出的并行数据,在逻辑控制器控制下,按照后级鉴相器的输入要求,串行输出数据、时钟、Load三路信号;
所述逻辑控制器接收外部的触发信号和来自分频锁相电路的锁定信号,对译码器和移位寄存器的动作进行控制。
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