[发明专利]用于序向单元的贴近布局的方法和设备

说明书

技术领域

本技术涉及合成集成电路和序向单元(sequential cell)，目的是 改进功率/时序性能。

背景技术

集成电路设计流程通常要历经下面的阶段：

产品思想、EDA软件、流片试产(tapeout)、制造设备、封装/组装 和芯片。EDA软件阶段包括下表所示出的步骤：

  EDA步骤   发生了什么   系统设计   -描述要实现的功能   -假设(what-if)规划的话   -硬件/软件架构划分   逻辑设计和功能验证   -写系统中模块的VHDL/Verilog   -针对功能的精确度检查设计，设   计产生正确的输出吗？   针对测试的合成和设计   -将VHDL/Verilog转换成网表   -针对目标技术优化网表   -设计和实施测试以允许检查完   成的芯片   设计规划   -构建用于芯片的整体布图规划   -分析上述过程，针对高层布线进   行时序检查   网表验证   检查网表以便符合时序限制和   VHDL/Verilog

  物理实现   -布局(定位电路元件)和布线(连   接电路元件)   分析和抽取   -验证晶体管级的电路功能，考虑   假设精炼   物理验证(DRC、LRC、LVS)   -各种检查功能：制造、电的、光   刻、电路正确性   分辨率增强(OPC、PSM、辅助)   -几何处理以改进可制造性   掩模数据制备   数据的流片试产以便生产用于光   刻用途的掩模   生产完成的芯片