[发明专利]用于具有非易失性存储器的数/模信号转换器的读取和写入接口通信协议

权利要求书

1.一种集成电路装置，其能够进行数/模转换且具有用于存储装置地址、配置信息和数字值以转换为模拟值的寄存器和非易失性存储器，所述集成电路装置包括：

串行输入-输出端口，其适于耦合到串行总线；

串行接口和逻辑，所述串行接口耦合到所述串行输入-输出端口；

一个或一个以上输入寄存器，其耦合到所述串行接口和逻辑；

一个或一个以上数/模转换器寄存器，其耦合到所述一个或一个以上输入寄存器中的相应者；

一个或一个以上数/模转换器，其耦合到所述一个或一个以上数/模转换器寄存器中的相应者；以及

非易失性存储器，其耦合到所述一个或一个以上输入寄存器，其中所述非易失性存储器存储地址、配置信息和数字值以转换为模拟值。

2.根据权利要求1所述的集成电路装置，其进一步包括用于向所述非易失性存储器写入的电荷泵。

3.根据权利要求1所述的集成电路装置，其进一步包括用于控制所述一个或一个以上数/模转换器的断电控制逻辑。

4.根据权利要求1所述的集成电路装置，其进一步包括耦合到所述一个或一个以上数/模转换器中的相应者的模拟输出的一个或一个以上模拟放大器。

5.根据权利要求4所述的集成电路装置，其进一步包括用于控制所述一个或一个以上模拟放大器的断电控制逻辑。

6.根据权利要求1所述的集成电路装置，其进一步包括用于在到所述集成电路装置的功率损失后将所述集成电路装置复位的加电复位电路。

7.根据权利要求1所述的集成电路装置，其进一步包括用于将来自所述一个或一个以上输入寄存器的数据传递到所述一个或一个以上数/模转换器寄存器的输入。

8.根据权利要求1所述的集成电路装置，其中所述一个或一个以上数/模转换器的每一者具有12位分辨率。

9.根据权利要求1所述的集成电路装置，其中所述非易失性存储器为电可擦除且可编程只读存储器(EEPROM)。

10.根据权利要求1所述的集成电路装置，其中所述非易失性存储器为快闪存储器。

11.根据权利要求1所述的集成电路装置，其中到所述串行输入-输出端口的命令耦合到所述串行接口和逻辑，且用于控制所述集成电路装置的操作、读取和写入数据以及读取状态。

12.根据权利要求11所述的集成电路装置，其中快速模式写入命令用于将配置信息和数据写入到所述一个或一个以上输入寄存器，所述快速写入命令包括：

由以下各项组成的第一字节

装置代码，

用于选择所述集成电路装置的装置地址，以及

指示到所述集成电路装置的写入操作的读取/写入选择代码；

由以下各项组成的第二字节

表示到所述集成电路装置的快速模式写入命令的命令代码，

用于所述集成电路装置的第一数/模(DAC)信道的第一断电选择代码，以及

用于所述第一DAC信道的数据的四个最高有效位；

由以下各项组成的第三字节

用于所述第一DAC信道的数据的八个最低有效位；

由以下各项组成的第四字节

用于第二DAC信道的第二断电选择代码，以及

用于所述第二DAC信道的数据的四个最高有效位；以及

由以下各项组成的第五字节

用于所述第二DAC信道的数据的八个最低有效位；

其中在总线主装置发送所述第一到第五字节中的每一者之后所寻址的集成电路装置总线从属装置发送从属确认位；且

所述总线主装置在所述快速模式写入命令完成时发送停止位。

13.根据权利要求12所述的集成电路装置，其进一步包括：

由以下各项组成的第六字节

用于第三DAC信道的第三断电选择代码，以及

用于所述第三DAC信道的数据的四个最高有效位；以及

由以下各项组成的第七字节

用于所述第三DAC信道的数据的八个最低有效位；

其中在所述总线主装置发送所述第一到第七字节中的每一者之后所述所寻址的集成电路装置总线从属装置发送所述从属确认位；且

所述总线主装置在所述快速模式写入命令完成时发送所述停止位。