[发明专利]制造双取向IV族半导体衬底的方法

说明书

技术领域

本发明涉及一种制造双取向IV族半导体衬底的方法。

背景技术

常规的(100)取向的硅或绝缘体上硅(SOI)衬底常用在微电子领域。与其他已知的表面取向硅衬底相比，(100)取向能提供最高的电子迁移率。但是，(100)取向对空穴迁移率是不利的。事实上，在市场上能买到的硅晶片的表面取向组中，它提供最差的迁移率。这损害了(100)取向的硅上的pMOS(金属氧化物p型半导体)器件的性能。

已经证实，(110)取向的硅衬底能提供最好的空穴迁移率。但是，这种取向对电子迁移率即对nMOS(金属氧化物n型半导体)器件不利，参阅M-Yang等人，IEEE TED，Vol.53，No.5，May 2006，pp.965-978。

众所周知，CMOS(互补金属氧化物半导体)器件在单一的衬底上包含nMOS和pMOS两种类型器件(芯片)。为在单一芯片上获得两种器件类型中的主要载流子的最佳迁移率，已有建议提供双取向衬底，其第一横向区域具有nMOS器件的(100)取向，而第二横向区域具有pMOS器件的(110)取向。

US2006/0270611A1描述了制造这种双取向衬底的方法，这些衬底也被称为混合取向衬底。从这个文件获知的方法是基于直接硅结合(DSB)衬底，这些衬底有一个(110)取向的硅表面层结合至(100)取向的硅晶片。具有不同的晶体取向的、限定良好的横向区域的制造，是用一些已知的方法进行的，即在遮蔽蚀刻条件下制造浅槽隔离(STI)，并作填充处理，然后化学机械抛光。接着，沉积抗蚀剂层并构图，以便在后面的非晶化步骤中保护那些横向区域，它们在完成的衬底中保持它们的(110)取向。然后通过注入适当的离子例如硅或锗进行非晶化。其后，利用(100)取向的衬底作为已非晶化的横向表面层区域再结晶的模板，进行固相外延再生长。除去抗蚀剂层，完成双取向衬底的制造。

但是，如US2006/0276011A1描述的，在这个过程中产生缺陷，它们对器件的性能有害。特别是，在固相外延步骤期间，在STI边缘产生结晶缺陷。在宽有源区的晶体管中，STI边缘缺陷是结泄漏的主要来源，因为这些缺陷是在结耗尽区中。如果是窄有源区，也就是说，STI至STI的间隔减小，STI边缘缺陷也是迁移率退化的原因，因为缺陷是在栅极下面的晶体管沟道中。因为这些缺陷是结泄漏的主要来源，所以在US2006/0276011中已提出一些办法来减小缺陷密度。具体地，提出用于减小缺陷的高温退火步骤，以及在STI形成以前使用固相外延的集成方案。下面，参考图1至4说明后者的概念。图1至4示出在不同的制造阶段，硅衬底的示意性截面视图。

首先，提供DSB硅衬底100。DSB衬底具有(100)取向的硅衬底102和在衬底102顶部的(110)取向的硅表面层104。注意，在本发明的上下文中，圆括号的数字指示晶体取向，而不加括号的数字用作参考标号。

下一处理步骤的结果表示在图2中，其中，在表面层104上沉积抗蚀剂层106，并进行光刻构图，在抗蚀剂层106的第一横向区域中提供开口，其相应于表面层的第一横向区域108，其中，期望是(100)取向的表面。接着，进行非晶化离子注入，通过指向衬底100的箭头指示。由于前面的处理提供有抗蚀剂图形106，所以非晶化仅在第一横向区域中108进行，离子注入110导致被非晶化的硅层112。已非晶化的硅层112比表面层104稍微深入衬底。因此，已非晶化硅层112设置在衬底102的(100)取向的衬底区域的顶部。然后，非晶化层112通过再结晶退火而再结晶，以便在第一横向区域108中建立衬底100的(100)取向。如图3所示，抗蚀剂层106也已在这一处理步骤中被除去，露出具有(110)取向的表面层104的第二横向区域114。

如图3所示，在非晶化和再结晶的过程中，产生横向缺陷区116。横向缺陷区116的横向延伸1，粗略地对应于最初沉积的表面层104的厚度d。

在下一步处理中，STI区118在横向缺陷区116中制造。在进一步处理步骤中，在先前的非晶化层112与衬底102之间的界面处的范围末端缺陷(未示出)，被采用高温缺陷-去除退火法去除。

US2006/0276011A1的处理的缺点是不能在未来的CMOS技术节点中应用先进的缩放。而且，不能与薄膜器件的集成完全兼容。同时，工艺方案对于短沟道效应是脆弱的。