[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别涉及一种形成为具有柱状半导体，且以柱状半导体的侧壁作为沟道区域，且栅极电极包围沟道区域的纵型MOS晶体管的SGT(Surrounding Gate Transistor；环绕栅极式晶体管)的构造及其制造方法。

背景技术

为了实现半导体器件的高集成化、高性能化，已提出有种于半导体衬底的表面形成柱状半导体，且具有以包围柱状半导体的方式形成在其侧壁的栅极的纵型晶体管SGT(例如，参照专利文献1及专利文献2)。SGT是于垂置方向配置源极、栅极、漏极，因此，和现有技术的平面型晶体管(planar transistor)相比，能够大幅地缩小占有面积。此外，由于栅极包围着沟道(channel)区域，因此，随着缩小柱状半导体尺寸，能够使以栅极来进行的沟道控制性有效地提升，而能够获得陡峭的次阈值(subthreshold)特性。并且，通过以使柱状半导体完全空乏化的方式来设定柱状半导体浓度与尺寸，能够期待沟道区域其电场缓和所带来的迁移率(mobility)的提升。因此，与现有技术的平面型晶体管相比，若使用SGT，便能够同时实现高集成化与高性能化。

关于SGT的形成方法，主要有以下2种方法。第1种SGT形成方法是专利文献1的方法，该方法是在先通过蚀刻来形成柱状半导体层后，于柱状半导体层上将栅极绝缘膜及栅极导电膜予以成膜达所期望的膜厚，再通过蚀刻来形成栅极电极。第2种SGT形成方法是专利文献2的方法，该方法是在先将栅极导电膜予以成膜后，再形成贯通该栅极导电膜的接触孔(contacthole)，且将栅极绝缘膜及柱状半导体成膜于接触孔的内侧而形成SGT。以下针对使用上述2种方法的现有技术例，就含有由晶体管所形成的电路的半导体器件及其制造方法而言，为了易于了解而以含有电路构成单纯的反相器的半导体器件及其制造方法为例进行说明。

首先，针对采用第1种方法的专利文献1的SGT的现有技术例进行说明。

于图123(a)显示使用专利文献1的SGT所设计出的COMS反相器的等效电路，于图123(b)显示COMS反相器的布局，于图123(c)显示图123(b)的布局中的B-B′切线的剖面构造。参照图123(b)及(c)，于Si衬底1301上形成有N井(well)1302及P井1303，且在Si衬底表面，于N井区域形成有形成PMOS的柱状硅层1305、于P井区域形成有形成NMOS的柱状硅层1306，且形成有包围各个柱状硅层的栅极1308。形成于形成PMOS的柱状半导体的底部的P+漏极扩散层1310及形成于形成NMOS的柱状半导体的底部的N+漏极扩散层1312连接输出端子Vout14，且形成于形成PMOS的柱状硅层上部的源极扩散层1309连接电源电位Vcc14，且形成于形成NMOS的柱状硅层上部的源极扩散层1311连接接地电位Vss14，且PMOS与NMOS的共用栅极1308连接输入端子Vin14，借此，形成CMOS反相器。

在上述的现有技术例中，由于源极、栅极、漏极配置于垂直方向，因此，晶体管本身的占有面积是比现有技术的平面型晶体管小。然而，由于是以LOCOS(local oxidation of silicon；硅局部氧化)来形成元件隔离，因此元件隔离宽度变大，集成电路中的面积效率低，而无法充份地发挥SGT的缩小面积的效果。此外，在此种SGT构造中，必须将漏极扩散层(1310、1312)予以低电阻化，但在为了实现低电阻化而将接触部(contact)遍及漏极扩散层(1310、1312)予以配置(以下有称为”加衬”的情形)时，由于必须于漏极扩散层上几乎所有的区域中形成接触部，因此，第1配线层的布线自由度受到相当大的限制。

又，以下显示使用专利文献1中的SGT的DRAM的NMOS传感放大器的例子。第124图(a)是NMOS传感放大器的等效电路图，图124(b)是NMOS传感放大器的平面图，图124(c)是图124(b)的平面图中的A-A′切线的剖面构造。

参照图124(a)，由属于NMOS的Qn151及Qn152形成正反器，且属于NMOS的Qn151及Qn152分别连接于属于位线的BL及BLB。此外，Qn151及Qn152连接于将传感放大器予以活性化用的属于NMOS的Qn153，且Qn153的源极连接于为接地电位的Vss15。