[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法。

背景技术

半导体集成电路，尤其是使用MOS晶体管的集成电路，已迈入高集成化。随着高集成化，使用于其中的MOS晶体管已微细化达纳米领域。但随MOS晶体管的微细化的进展，产生了难以抑制漏电流(leak current)，且为了确保必须的电流量的需求而使得电路的占有面积无法缩小的问题。为了解决如上所述的问题，使源极、栅极、漏极配置于垂直于衬底的方向，且使栅极环绕柱状半导体层的构造的Surrounding Gate Transistor(环绕栅极晶体管，SGT)已有提出(例如，专利文献1、专利文献2、专利文献3)。

由于SGT是以环绕柱状半导体的侧面的方式设置沟道区域，故可于较小的占有面积内实现较大的栅极宽度。即，要求于较小的占有面积流动较大的导通电流。而为了流动较大的导通电流，若源极、漏极、栅极的电阻高，则于源极、漏极、栅极会变得难以施加所期望的电压。因此，变得需要包括用以使源极、漏极、栅极低电阻化的设计的SGT制造方法。此外，由于流动有较大的导通电流，故接触部也需要低电阻化。

于以往的MOS晶体管中，栅极是通过将栅极材沉积，以光刻法将栅极图案转印于衬底上的光刻胶且将栅极材蚀刻而形成。即，于以往的MOS晶体管中，栅极长度是通过栅极图案来设计。

SGT由于柱状半导体的侧面为沟道区域，故对于衬底垂直地流过电流。即，于SGT中，栅极长度并不由栅极图案来设计，而是依制造方法来设计，因此会因制造方法而决定栅极长度和栅极长度的不均。

于SGT中，为了抑制随着微细化而产生的漏电流的增大，而要求将柱状半导体的直径缩小。此外，可通过进行源极、漏极的最适化而抑制短沟道效应且抑制漏电流的制造方法及有其需要。

SGT是与以往的MOS晶体管相同地有降低制造成本的需要。因此，要求减少制造步骤数。

通过栅极电极采用金属而不采用多晶硅，故可抑制空乏化，且使栅极电极低电阻化。但是，已形成金属栅极的后续步骤却成为需要将因金属栅极而造成的金属污染不断纳入考虑的制造步骤。

(专利文献1)日本国特开平2-71556号公报

(专利文献2)日本国特开平2-188966号公报

(专利文献3)日本国特开平3-145761号公报。

发明内容

(发明所欲解决的问题)

因此，本发明的目的即为提供一种SGT的制造方法，其包括于栅极电极使用金属，并已考虑金属污染的制造步骤；且可得到具有使源极、漏极、栅极低电阻化的所需构造、所期望的栅极长度、源极、漏极形状与柱状半导体的直径的SGT制造方法。

(解决问题的手段)

本发明的一实施方式，是一种半导体器件的制造方法，具有：

在形成于衬底上的氧化膜上，形成有平面状半导体层，且于平面状半导体层上形成柱状第1导电型半导体层的步骤；

于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；

于柱状第1导电型半导体层的周围形成栅极绝缘膜及由金属和非晶硅或多晶硅的积层构造所构成的栅极电极的步骤；

于栅极的上部且柱状第1导电型半导体层的上部侧壁，将绝缘膜形成侧墙状的步骤；

于栅极的侧壁将绝缘膜形成侧墙状的步骤；

于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；

在柱状第1导电型半导体层下部的平面状半导体层所形成的第2导电型半导体层形成金属与半导体的化合物的步骤；

在柱状第1导电型半导体层上部形成的第2导电型半导体层形成金属与半导体的化合物的步骤；

于栅极形成金属与半导体的化合物的步骤；

在柱状第1导电型半导体层下部的平面状半导体层形成的第2导电型半导体层上形成接触部的步骤；及

在柱状第1导电型半导体层的上部形成的第2导电型半导体层上形成接触部的步骤。

此外，于本发明的优选实施方式中，从柱状第1导电型半导体层的中心至平面状半导体层的边缘的长度，比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝缘膜的厚度、栅极电极的厚度、与在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。

此外，于本发明的优选实施方式中，由金属和非晶硅或多晶硅的积层构造构成的栅极电极的厚度、与栅极绝缘膜的厚度的和，比在栅极的上部且为柱状第1导电型半导体层的上部侧壁形成为侧墙状的绝缘膜的厚度更大。