[发明专利]最小化集成电路装置中的功率消耗的电路和方法

说明书

技术领域

本发明主要涉及集成电路，且特定来说，涉及最小化集成电路(IC)装置中的功率消耗的电路和方法。

背景技术

可编程逻辑装置(PLD)是可由用户编程以实施用户定义的逻辑功能的一类集成电路。PLD常常在电子系统中使用，因为不同于定制硬连线逻辑电路或专用集成电路(ASIC)，PLD可在相对短的时间中编程，且可快速再编程以并入有对所实施逻辑功能的修改。主要的一类PLD称为可编程逻辑阵列(PLA)装置或可编程阵列逻辑(PAL)装置。早期的PLD包含：一组“与”门(AND gate)，其对两个或两个以上输入信号进行逻辑“与”运算以产生乘积项(P项)；以及一组“或”门，其对由“与”门产生的P项中的两者或两者以上进行逻辑“或”运算。“与”门通常形成为可编程连接的矩阵，其中每一列连接到PLD的输入引脚，且每一行形成传输到该组“或”门的P项。“或”门可为可编程的(即，每一P项可按可编程方式连接到若干不同“或”门输出中的一者)，在此情况下PLD称为PLA装置。或者，“或”门可为固定的(即，每一P项被指派给特定“或”门输出)，在此情况下PLD称为PAL装置。PLA和PAL装置的“与”门和“或”门实施以积和形式表示的逻辑功能。

在逻辑设计者实施的逻辑功能相对小时，PLA和PAL装置很受逻辑设计者欢迎。虽然PLA和PAL电路在PLD中常用，但其也可在任何其它类型的集成电路中使用，例如专用集成电路(ASIC)，其也具有固定硬件。然而，随着逻辑功能已变得越来越大且更复杂，逻辑设计者需要将两个或两个以上PLD耦合在一起以提供足够的逻辑容量。虽然此过程在开发和测试期间是容许的，但其增加了生产单元的成本和大小。由于产生了对具有越来越大的逻辑容量的PLD的需求，为了满足对较大容量的不断增加的需求，已开发具有越来越复杂的架构的PLD。一种流行的复杂PLD类型称为复杂可编程逻辑装置(CPLD)，其包含两个或两个以上功能块，所述功能块通过互连矩阵连接在一起且连接到输入/输出(I/O)模块，使得所述功能块中的每一者经由所述互连矩阵选择性地与I/O模块并与CPLD的其它功能块通信。

另一类型的PLD是现场可编程门阵列(FPGA)。在典型的FPGA中，可配置逻辑块(CLB)的阵列耦合到可编程输入/输出块(IOB)。CLB和IOB通过可编程路由资源的分级结构互连。这些CLB、IOB和可编程路由资源是通过通常从芯片外存储器将一配置位流加载到FPGA的配置存储器单元中来定制。对于这两种类型的可编程逻辑装置，装置的功能性皆由出于所述目的提供到装置的配置位流的配置数据位控制。

因为CPLD通常使用读出放大器技术和即使在静态时也汲取电流的其它电路，所以常规CPLD可能不必要地汲取电流。为了最小化电流，芯片设计者将内部EPROM位转移到内部锁存器，称为“配置位”。在位转移之后，使EPROM断电。然而，CPLD的其它电路仍汲取电流。此外，数字系统常常组合大量的具有不同电压配置的芯片(包含PLD)。举例来说，设计者必须使2.5V处理器与3.3V存储器(RAM和ROM)以及5V总线和多个外围芯片介接。因此，CPLD可能需要多个内部电压。

因此，需要一种最小化集成电路装置中的功率消耗的改进的电路和方法。

发明内容

本发明揭示一种最小化装置中的功率消耗的方法。所述方法包括：提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率；将多个操作电压中的一者耦合到所述多个电路块中的每一电路块；借助于第一功率减小信号实现第一组电路块消耗的功率的减小；以及借助于第二功率减小信号实现第二组电路块消耗的功率的减小。

根据替代实施例，一种最小化装置中的功率消耗的方法包括：提供具有用于执行逻辑功能的电路的多个电路块，其中每一电路块在静态状态中消耗功率；产生多个功率控制信号，每一功率控制信号控制多个操作电压中的一操作电压；将多个操作电压中的第一操作电压耦合到第一组电路块中的每一电路块；将所述多个操作电压中的第二操作电压耦合到第二组电路块中的每一电路块；以及停用所述第二组电路块中的每一电路块的至少一部分。

本发明还揭示一种用于最小化装置中的功率消耗的电路。所述电路包括：多个电路块，其具有用于执行逻辑功能的电路，其中每一电路块在静态状态中消耗功率；多个操作电压，其中所述多个电路块中的每一电路块适于接收所述多个操作电压中的操作电压；以及功率控制电路，其耦合到所述多个电路块以用于将功率控制信号耦合到所述多个电路块中的每一电路块。

附图说明