[发明专利]MOS型半导体存储装置的制造方法和等离子体CVD装置

说明书

技术领域

本发明涉及MOS(Metal-Oxide-Silicon)型半导体存储装置的制造方法和使用该MOS型半导体存储装置的制造方法的等离子体CVD装置。

背景技术

现在，作为MOS型半导体存储装置的一种，已知有能够进行电气改写动作的EEPRO(Electrically-Erasable-and-Programmable-ROM)。该装置构成为，在半导体基板上形成氧化硅膜后，在该氧化硅膜上形成一层以上的氮化硅膜，进而在该氮化硅膜上形成氧化硅膜，然后在该氧化硅膜上形成控制栅极电极(例如参照专利文献1的图1、图2)。在EEPROM中，在半导体基板和控制栅极电极之间施加电压，上述层叠构造的绝缘膜(绝缘膜层叠体)的、主要在氮化硅膜中或在氮化硅膜和其上下的氧化硅膜的界面蓄积电子或空穴，由此进行“1”、“0”的数据改写。

以下，以向作为电荷蓄积区域的绝缘膜层叠体注入电子的情况为例，对现有技术进行说明。首先，对半导体基板施加0V，对控制栅极电极施加例如10V。于是，通过向半导体基板和控制栅极电极间的绝缘膜层叠体施加强电场，将电子经由下侧的氧化硅膜利用隧道现象从半导体基板向氮化硅膜注入。然后，被注入的电子主要在氮化硅膜中，或者氮化硅膜与下侧的氧化硅膜或上侧的氧化硅膜的界面附近被俘获，作为数据加以蓄积。

然而，作为EEPROM这样的非易失性半导体存储装置所要求的重要性能，可举出数据保持特性。在现有技术的MOS型半导体存储装置中，为了长时间稳定地保持在氮化硅膜中、或者在氮化硅膜与下侧的氧化硅膜或上侧的氧化硅膜的界面附近被俘获的电子，需要将上述上下的氧化硅膜的膜厚形成得比较厚。但是，如果增加上下的氧化硅膜的膜厚，则存在写入数据时施加于绝缘膜层叠体的电场变弱进而使数据写入速度变慢这样的问题。

通过增强施加于绝缘膜层叠体的电场能够解决上述问题，但为此需要提高数据写入电压。但这样一来，存在半导体存储装置的消耗电力增大和绝缘膜的绝缘破坏的概率提高，使半导体存储装置的信赖性大幅度降低这样的问题。

专利文献1：日本特开2002-203917号公报

发明内容

本发明人们发现，通过对构成在MOS型半导体存储装置中作为电荷蓄积区域起作用的绝缘膜层叠体的绝缘膜的带隙构造进行控制，能够同时实现优异的数据保持特性、在高速下的数据改写功能、低消费电力的动作性能和高信赖性。

但是，在通过现有的CVD法进行成膜工艺的情况下，为了改变各个绝缘膜的带隙(band gap)，需要改变膜的材质自身(例如氮化硅、氧化硅、氮氧化硅等)。为了改变膜的材质而制造绝缘膜层叠体，存在每当对一层的绝缘膜进行成膜时，需要大幅度改变以原料气体为首的成膜条件整体，需要多个成膜装置等，工艺效率变得恶劣的问题。

本发明是鉴于上述情况而研发的，其目的在于提供一种MOS存储装置的制造方法，能够容易地制造具有相邻的绝缘膜的带隙的大小不同的绝缘膜层叠体的MOS型半导体存储装置。

本发明的MOS型半导体存储装置的制造方法，其是在半导体层和栅极电极之间作为蓄积电荷的区域设置有层叠多个绝缘膜而成的绝缘膜层叠体的MOS型半导体存储装置的制造方法，其具备如下工序，即：使用通过具有多个孔的平面天线向处理室内导入微波的等离子体处理装置，将原料气体至少以与形成邻接的绝缘膜时的压力条件不同的压力条件等离子体化来进行等离子体CVD，从而改变构成上述绝缘膜层叠体的相邻绝缘膜的带隙的大小来依次对绝缘膜进行成膜，形成上述绝缘膜层叠体。

在本发明的MOS型半导体存储装置的制造方法中，优选形成上述绝缘膜层叠体的工序，作为上述原料气体使用氨气气体和含硅化合物气体，形成上述绝缘膜层叠体的工序具有：以处理压力在1Pa以上1333Pa以下的范围内的第一压力进行等离子体CVD，形成具有第一带隙的氮化硅膜的工序；和以处理压力在1Pa以上1333Pa以下的范围内且与上述第一压力不同的第二压力进行等离子体CVD，形成比上述第一带隙大或小的第二带隙的氮化硅膜的工序。

在本发明的MOS型半导体存储装置的制造方法中，优选形成上述绝缘膜层叠体的工序，作为上述原料气体使用氮气和含硅化合物气体，形成上述绝缘膜层叠体的工序具有：以处理压力在1Pa以上1333Pa以下的范围内的第一压力进行等离子体CVD，形成具有第一带隙的氮化硅膜的工序；和以处理压力在1Pa以上1333Pa以下的范围内且与上述第一压力不同的第二压力进行等离子体CVD，形成比上述第一带隙大或小的第二带隙的氮化硅膜的工序。