[发明专利]具有可编程逻辑单元的集成电路

权利要求书

1.一种集成电路，包括：

至少一个可编程数字逻辑单元，其包括：

第一专用数字逻辑单元，所述第一专用数字逻辑单元包括多个晶体管，所述多个晶体管包括至少一个PMOS晶体管和至少一个NMOS晶体管，它们被配置为执行至少一种数字逻辑功能，所述第一专用数字逻辑单元包括多个节点，所述多个节点包括至少一个输入节点和反映所述数字逻辑功能的性能的至少一个输出节点，以及

可编程调整电路，其包括至少一个调整输入和至少一个调整电路输出，以及

用于耦合或去耦的电路，其将所述调整输入和所述调整电路输出中的至少一个耦合或去耦于所述第一专用数字逻辑单元的所述多个节点中的至少一个，所述耦合或去耦改变所述可编程数字逻辑单元的处理速度。

2.根据权利要求1所述的集成电路，其中所述用于耦合或去耦的电路包括耦合于所述调整输入的第一熔丝或耦合于所述调整电路输出的第二熔丝。

3.根据权利要求1所述的集成电路，其中所述用于耦合或去耦的电路包括开关，所述开关用于将至少一个控制信号选择性地发送到所述可编程调整电路，所述控制信号改变所述可编程数字逻辑单元的单元延迟。

4.根据权利要求1所述的集成电路，其中所述可编程调整电路包括相对于被配置为执行所述数字逻辑功能的所述第一专用数字逻辑单元的至少一个匹配的数字逻辑单元，当所述用于耦合或去耦的电路将所述匹配的数字逻辑单元耦合于所述第一专用数字逻辑单元时，所述匹配的数字逻辑单元连接到所述专用数字逻辑单元。

5.根据权利要求4所述的集成电路，其中所述至少一个匹配的数字逻辑单元包括多个所述匹配的数字逻辑单元，其中所述多个所述匹配的数字逻辑单元的至少一部分与所述第一专用数字逻辑单元的驱动强度相比具有至少一个不同的驱动强度。

6.根据权利要求5所述的集成电路，其中所述多个所述匹配的数字逻辑单元提供多个不同水平的所述驱动强度。

7.根据权利要求5所述的集成电路，其中所述用于耦合或去耦的电路包括各自与所述多个所述匹配的数字逻辑单元的相应的数字逻辑单元关联的多个开关，所述多个开关用于将至少一个控制信号选择性地发送到所述可编程调整电路，所述控制信号改变所述可编程数字逻辑单元的所述处理速度。

8.根据权利要求7所述的集成电路，其中所述至少一个控制信号包括多个可访问的控制信号，所述多个可访问的控制信号共同提供所述多个所述匹配的数字逻辑单元的独立控制。

9.根据权利要求1所述的集成电路，其中所述可编程调整电路包括电压控制器，所述电压控制器用于控制被提供到所述可编程数字逻辑电路的电压的水平，所述电压控制器被配置为控制所述第一专用数字逻辑单元的VDD或VSS、所述第一PMOS晶体管的背栅极电压和所述第一NMOS晶体管的背栅极电压中的至少一个。

10.根据权利要求1所述的集成电路，其中所述可编程调整电路包括多个额外的PMOS晶体管和多个额外的NMOS晶体管，并且所述用于耦合或去耦的电路将PMOS控制信号选择性地耦合于所述第一PMOS晶体管和所述多个额外的PMOS晶体管中的至少一部分，并且将NMOS控制信号选择性地耦合于所述第一NMOS晶体管和所述多个额外的NMOS晶体管中的至少一部分。

11.根据权利要求1所述的集成电路，其中所述可编程调整电路包括与所述第一PMOS晶体管的源漏路径串联的第二PMOS晶体管和与所述第一NMOS晶体管的源漏路径串联的第二NMOS晶体管。

12.一种用于校准包括至少一个可编程数字逻辑单元的集成电路的方法，所述可编程数字逻辑单元提供多个不同的可访问的电路配置或包括电压水平控制器，所述方法包括：

基于可以影响所述可编程数字逻辑单元的处理速度的至少一个电气性能参数或可以影响所述电气性能参数的至少一个参数，提供用于所述可编程数字逻辑单元的校准数据，以及

基于所述校准数据对所述可编程数字逻辑单元进行编程，以选择所述多个不同的电路配置中的第一个或由所述电压水平控制器输出的电压水平，其中所述编程改变所述可编程数字逻辑单元的所述处理速度。