[发明专利]制造和测试集成电路的方法

说明书

技术领域

本发明涉及一种制造和测试集成电路的方法，更具体地，涉及一种直接在半导体晶片上测试集成电路并且为封装这些集成电路作准备的方法。

背景技术

通常，形成在半导体晶片上的集成电路直接在晶片上进行第一次测试。此测试通过放置在集成电路的接触垫上并且可以电性测试该电路的测试头来进行。然后，连接元件(例如，其上形成有导电凸块的导电结合层)被形成在接触垫上。在此之后，集成电路被切割成芯片并且有缺陷的芯片被淘汰。最后，集成电路被放置在支承体上并且封装好。在此封装步骤之后通常进行第二次测试。

在这里考虑属于表面贴装元件(SMC)类的，更具体地，属于倒装集成电路芯片组件类的集成电路。

在对尚未切割的晶片进行测试时，测试头被按压在形成于集成电路一个表面上的接触垫上。这样的按压有缺点，即在接触垫上形成刮痕，而刮痕可能导致形成在接触垫上的连接元件产生可靠性问题。当集成电路的尺寸减小从而分配给接触垫的尺寸也减小的情况下，此问题会格外严重。

为了克服这个问题，已经提出了应用由两部分构成的接触垫。第一部分，这里称为测试垫，用作为测试头按压区域，另一部分，这里称为连接垫，提供给将要与支承体上的集成电路芯片连接的连接元件组件。这样，由测试头按压形成的刮痕位于测试垫位置，这些测试垫此后不再用。因此，在连接垫位置，芯片和连接元件之间的接触得到了保证。

然而，由两个单体垫(elementary pads)构成的接触垫具有相对较大的表面积，应用这样的接触垫在考虑到射频电路(即工作于800MHz以上频率的电路或具有高切换频率的电路时)是个问题。

确实，与连接垫被偏置于同一电压的测试垫，形成了天线，或者至少与集成电路中紧邻接触垫或在所述垫下层的元件形成了寄生电容和电感。

为了避免在电路中形成寄生元件的问题，有一个解决办法即当探测结束后使测试垫和连接垫分离。日本专利申请JP 02241046提出了这一解决办法，测试垫和连接垫在探测后被“割开”，然而，这样的切割需要额外的制作步骤，例如激光切割。较为理想的是不增加制作步骤的数目即能实现这样的分离。

发明内容

因此需要一种能避免上述问题的集成电路制造和测试方法。

为达此目的，本发明的一个实施例提供了一旦在集成电路晶片上实施了测试即使测试垫从连接垫分离。

更具体地，本发明的一个实施例提供了一种将测试垫和连接垫分离的具体方法，此方法相对于已知方法来说不需要增加所实施步骤的数目，此方法特别适用于集成电路芯片通过导电凸块连接于支承体的情况。

因此，本发明的一个实施例提供了一种制造和测试集成电路的方法，包括步骤：在集成电路的上部上面形成钝化层，该钝化层在集成电路的最终互连叠层的金属路径的位置包含开口；在开口中形成第一垫，第一垫通过导电路径部分连接到形成在钝化层上的第二垫，第一垫是为了集成电路的连接而设置的；通过使测试头接触第二垫测试集成电路；去除至少一个导电路径部分的至少一部分。

根据一个实施例，去除至少一个导电路径部分的至少一部分包括步骤：在结构上沉积多层导电叠层；并且蚀刻该多层叠层，但不蚀刻第一垫的上方，所述蚀刻也移除了导电路径部分的材料，由此第一垫和第二垫被分离。

根据一实施例，在蚀刻多层导电叠层的步骤之后，该方法进一步还包括，在多层叠层的余留部分上形成导电凸块的步骤，其后还有将集成电路切割成芯片的步骤。

根据一实施例，第一垫和第二垫由多层形成，第二垫的所述层中至少一层与导电路径部分的材料在不同时间移除。

根据一实施例，导电路径部分以及与连接垫接触的多层叠层的第一层由铝形成。

根据一实施例，多层叠层由三层构成。

根据一实施例，与第一垫接触的多层叠层的第一层由选自铝、钛、钛钨合金、铬、钽、银和金构成的组的材料形成，多层叠层的第二层由选自钒/镍、氮化钛、氮化钽、镍、钒、铬和铜构成的组的材料形成，并且多层叠层的第三层由选自铜、钯、金和银构成的组的材料形成。

根据一实施例，第一垫的形状是六边形。

根据一实施例，钝化层的材料选自BCB(苯并环丁烯)、氮化硅和PI(聚酰亚胺)构成的组。

本发明的一个实施例进一步提供了一种集成电路，该集成电路包括上部，在该上部中形成有金属路径、并且在上部上形成有在金属路径上方包含有开口的钝化层，该集成电路还包括形成在开口中、金属路径上的第一垫，以及形成在钝化层上的第二垫，第一垫和第二垫通过导电路径部分连接，其中至少一个导电路径部分的至少一部分不存在。