[发明专利]半导体结构

说明书

技术领域

本发明涉及在衬底中制造半导体器件的方法，该衬底包括置于绝缘层上的半导体表面层，其中该绝缘层和半导体表面层置于部分暴露的半导体体区域上。本发明还涉及通过上述方法制造的衬底。

背景技术

通常在体半导体衬底上或者在SOI(绝缘体上硅)衬底上制造微电子器件。已经提出了使用复合(或图案化)衬底，该衬底包括体区域和SOI区域。例如参见美国专利No.6,955,971。一般而言，制造这种图案化的衬底是困难的，因为需要紧邻体区域形成掩埋氧化物的局部区域。在晶片键合方法的情况下，可以在顶晶片上或者基晶片上形成这样的局部氧化区域，并且该局部氧化区域会引起所谓的“凹陷(dishing)”问题。在SIMOX(注氧隔离)类型方法的情况下，这种局部氧化区域通常形成于原始晶片中，但是氧化硅比硅的微分热膨胀会引起应力等。

发明内容

本发明提供了制造具有满意的晶体质量的图案化衬底的方法，以及由所提供的方法制造的衬底。

在优选实施例中，本发明的方法包括：提供衬底，该衬底包含半导体支撑件、置于该支撑件之上的连续绝缘层，以及置于该绝缘层之上的半导体表面层；转换该衬底的至少一个选定区域中的该表面层和该绝缘层，以便形成该衬底的暴露的半导体体区域；以及然后在该衬底的暴露的半导体体区域中或其上以及该表面层中或其上形成电子器件。

本发明的衬底(或半导体衬底)包括衬底，所述衬底包括半导体体支撑件；绝缘层，其置于该半导体支撑件的第一表面上；以及半导体表面层，其置于该绝缘层上；其中该半导体支撑件的第一表面包括暴露的半导体体区域。

附图说明

根据以下的描述及对附图的说明将容易理解本发明的其它特点和优点：

图1至图3示出了本发明的方法和衬底的实施例；

图4和图5示出了本发明的方法和衬底的其它实施例；

图6示出了本发明的衬底的另一实施例；

图7示出了本发明的衬底的另一实施例；

图8至图11示出了本发明的光刻步骤的实施例；

图12示出了本发明的蚀刻步骤的实施例；以及

图13示出了本发明的注入步骤的实施例。

具体实施方式

在此描述的优选实施例和特定示例应视为本发明的范围的示例，而不是用于限制本发明。本发明的范围应参照权利要求进行确定。

图1示出了用于制造本发明的示例性衬底。在此，所示的SOI(绝缘体上硅)衬底包括半导体体支撑件1、置于该支撑件1上的连续绝缘层2，和置于绝缘层2上的半导体表面层3。绝缘层2的厚度优选小于25nm(纳米)，并且更优选为2nm至25nm。表面层3的厚度优选为5nm至50nm，并且对于平面的完全耗尽SOI晶体管而言更优选为12nm至20nm，或者对于垂直的多栅极晶体管而言更优选为20nm至50nm。

图2示出了本发明的衬底和方法的优选实施例。此处，所示的衬底(半导体结构)包括半导体支撑件1、置于半导体支撑件1的第一表面16的区域上的绝缘层2，和置于绝缘层2上的半导体表面层3。半导体支撑件1的第一表面16的另一区域包括暴露的半导体体区域12。

这些实施例的方法包括提供图1的衬底，然后再转换该衬底以形成该衬底的暴露的半导体体区域12。所谓“转换”在此是指施加于一层或多层半导体结构的工序结果，例如去除“转换层”。具体而言，通过去除衬底的选定区域4来使表面层3和绝缘层2被转换，以形成支撑件1的暴露的半导体体区域12。这些层例如可以通过暂停于支撑件1的蚀刻工序来去除，并且在去除过程中，可以由掩模保护补充到选定区域4的区域5。

然后，图3示出了电子器件6可以形成于图2的衬底的暴露的半导体体区域12中(或其上)和表面层3中(或其上)。有利地，这些器件可以在单一器件形成工序(单序列步骤)过程中形成，也就是，这些器件“在同一时刻”或“同步”形成，因为它们的形成步骤是共同的。例如，如果衬底的暴露的半导体体区域12的表面与表面层3的表面之间的高度偏移量小于对应于预定图像分辨率的光刻曝光的聚焦深度(由图像形成装置制得)，则在该两个区域中对这些器件仅进行单一光刻曝光。这样，在暴露的半导体体区域12上形成的图像以及在表面层3上形成的图像至少具有预定图像分辨率并且适于形成这些器件。