[发明专利]TURBO LDPC解码

权利要求书

1.一种迭代的低密度奇偶校验(LDPC)解码器，包括：

第一多个移位寄存器，其被配置为存储比特估计的分量向量，

多个奇偶校验节点处理器(PCNP)组，其耦合到所述第一多个移位寄存器，所述多个奇偶PCNP组中的每一组被配置为处理所述分量向量，以生成多个消息，

第二多个移位寄存器，其耦合到所述多个PCNP组并被配置为存储所述多个消息，

多个组合器，其被配置为将所述多个消息与在先前迭代中生成的多个比特估计进行组合，以生成更新的比特估计，以及

多个固定的置换器，其被配置为对所述更新的比特估计进行置换以生成置换后的更新的比特估计，其中，所述置换后的更新的比特估计被存储在所述第一多个移位寄存器中。

2.根据权利要求1所述的LDPC解码器，其中，所述多个PCNP组中的每一组被配置为对与奇偶校验子矩阵相对应的超码进行解码。

3.根据权利要求1所述的LDPC解码器，其中，所述第一多个移位寄存器被配置为在LDPC解码操作初始化之后将接收到的信号存储为所述比特估计的分量向量。

4.根据权利要求1所述的LDPC解码器，其中，所述多个PCNP组中的每一组包括N_perm个PCNP，其中，接收到的信号被划分成N_base个向量，每个向量的大小为N_perm×1，所述多个向量为在第一迭代的开始时存储在所述第一多个移位寄存器中的所述比特估计的分量向量。

5.根据权利要求1所述的LDPC解码器，其被配置为针对N_b次迭代中的每次迭代，对与第n个超码相对应的比特进行解码，其中所述第n个超码对应于第n个奇偶校验子矩阵。

6.根据权利要求1所述的LDPC解码器，还包括：减法模块，其耦合在所述多个组合器和所述多个固定的置换器之间，并且被配置为从所述更新的比特估计中减去在预定的先前迭代中生成的消息。

7.根据权利要求1所述的LDPC解码器，其被配置为利用流水线配置。

8.根据权利要求1所述的LDPC解码器，还包括：转换器，用于促进多速率处理并同时支持使用单组PCNP，所述转换器被配置为对多个PCNP输出进行操作，以生成单个s比特以及单组第一最小值和第二最小值。

9.根据权利要求1所述的LDPC解码器，其中，所述多个固定的置换器中的每一个包括：

多个输入，

多个输出，

多个移位基矩阵操作器，其对应于置换矩阵的非零元素，所述多个移位基矩阵操作器中的每一个耦合到所述多个输出中的一个，以及

多个固定的连接器，其将所述多个输入耦合到所述多个移位基矩阵操作器，所述多个固定的连接器对应于所述非零元素在所述置换矩阵中的位置。

10.一种迭代的低密度奇偶校验(LDPC)解码方法，所述方法的每次迭代包括：

存储比特估计的分量向量，

对所述分量向量执行奇偶校验处理，以生成多个消息，

将所述多个消息与所述比特估计进行组合，以生成更新的比特估计，以及

利用固定的置换器体系结构来对所述更新的比特估计进行置换。

11.根据权利要求10所述的方法，其中，执行奇偶校验处理包括：对与奇偶校验子矩阵相对应的超码进行解码。

12.根据权利要求10所述的方法，还包括：初始步骤，其将接收到的信号存储为所述比特估计的分量向量。

13.根据权利要求12所述的方法，还包括：将所述接收到的信号划分成N_base个向量，每个向量的大小为N_perm×1，并且，执行奇偶校验处理包括：利用多个奇偶校验节点处理器(PCNP)组，每个组包括N_perm个PCNP。

14.根据权利要求10所述的方法，其被配置为针对多次迭代中的每次迭代，对与第n个超码相对应的比特进行解码，其中第n个超码对应于第n个奇偶校验子矩阵。

15.根据权利要求10所述的方法，还包括：从所述更新的比特估计中减去在预定的先前迭代中生成的消息。