[发明专利]多相时钟分频电路

权利要求书

1.一种分频电路，在设M为1以上的整数，N为M以上的整数时，所述分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信号的N个第2分频器，

第I个所述第1分频器，按照输入到该第1分频器的所述第1信号，输出将该第1信号分频后的第3信号，其中，1≤I≤M，

第K个所述第2分频器，按照输入到该第2分频器的所述第2信号，输出具有与输入到该第2分频器的所述第3信号同等的频率的第4信号，其中，1≤K≤N。

2.根据权利要求1所述的分频电路，其特征在于，

第I个所述第1分频器输入其他所述第1分频器的任意一个所输出的所述第3信号。

3.根据权利要求1所述的分频电路，其特征在于，

M个所述第1信号分别与N个所述第2信号的任意一个相同。

4.根据权利要求1所述的分频电路，其特征在于，

M个所述第1信号的频率与N个所述第2信号的频率相同。

5.根据权利要求1所述的分频电路，其特征在于，

M个所述第1信号与N个所述第2信号是各自相位不同的多相时钟信号。

6.根据权利要求1所述的分频电路，其特征在于，

在设L为2以上的整数时，将M个所述第1分频器串联连接L段，

L段连接后的M个所述第1分频器输出2L分频后的所述第3信号。

7.根据权利要求6所述的分频电路，其特征在于，

L段连接后的M个所述第1分频器输入同一段的其他所述第1分频器的任意一个所输出的所述第3信号。

8.一种升压电路，其按照权利要求1所述的分频电路作为所述第4信号而输出的分频时钟信号进行升压动作。

9.一种分频电路，在设M为1以上的整数，N为M以上的整数时，所述分频电路具备接受M个第1信号的M个第1分频器和接受N个第2信号的N个第2分频器，

第I个所述第1分频器具有：第1输入端子，其输入所述第1信号；第1输出端子，其将所述第1信号分频而输出第3信号；和第2输入端子，其输入第(I-1)个所述第1分频器的所述第3信号，

其中，2≤I≤M，

第K个所述第2分频器具有：第3输入端子，其输入所述第2信号；第4输入端子，其输入所述第3信号；和第2输出端子，其输出具有与所述第3信号同等的频率的第4信号，

其中1≤K≤N。

10.根据权利要求9所述的分频电路，其特征在于，

M个所述第1信号分别与N个所述第2信号的任意一个相同。

11.根据权利要求9所述的分频电路，其特征在于，

对第I＝1个所述第1分频器的第2输入端子，输入第I＝1个或第I＝M个所述第1分频器的所述第3信号。

12.根据权利要求9所述的分频电路，其特征在于，

对第I个所述第1分频器的第2输入端子，经由逻辑元件输入所述第3信号，其中，1≤I≤M。

13.根据权利要求9所述的分频电路，其特征在于，

对第K个所述第2分频器的所述第4输入端子，经由逻辑元件输入所述第3信号，其中，1≤K≤N。

14.根据权利要求9所述的分频电路，其特征在于，

M个所述第1信号和N个所述第2信号是各自相位不同的多相时钟信号。

15.根据权利要求9所述的分频电路，其特征在于，

在设L为2以上的整数时，将M个所述第1分频器串联连接L段，

L段连接后的M个所述第1分频器输出2L分频后的所述第3信号。

16.根据权利要求15所述的分频电路，其特征在于，

L段连接后的M个所述第1分频器输入同一段的其他所述第1分频器的任意一个所输出的所述第3信号。

17.一种升压电路，其按照权利要求9所述的分频电路作为所述第4信号而输出的分频时钟信号进行升压动作。