[发明专利]在从多液态前体沉积的多孔低k薄膜和阻障层间提升黏着性的方法

说明书

技术领域

本发明的实施例大体上是关于集成电路制造。更明确而言，本发明的实施例是关于沉积用于集成电路的低介电常数膜的工艺。

背景技术

自从数十年前集成电路问世以来，此类装置的尺寸已大幅缩小。集成电路一般依循每两年尺寸减半的规则(通常称为摩尔定律(Moore’s Law))，其意指芯片上的组件数量每两年即增加一倍。目前的生产设施惯常制造特征尺寸为90纳米(nm)、甚至65nm的组件，很快地，未来设施将制造更小特征尺寸的组件。

随着组件几何尺寸不断缩小，以致需要使用更低介电常数(k)的薄膜，才能降低相邻金属线之间的电容耦合效应及进一步缩小集成电路上的组件尺寸。特别是希望绝缘体的介电常数能小于约4.0。具有低介电常数的绝缘体例子包括旋涂玻璃、掺杂氟的硅玻璃(FSG)、掺杂碳的氧化物和聚四氟乙烯(PTFE)，其皆为商业上可取得。

近来已发展出介电常数小于约3.0、甚至小于约2.5的低介电常数有机硅膜。一种用来形成低介电常数有机硅膜的方法为，使用包含有机硅化合物和包含热不稳定物种(thermally labile species)或挥发性基团的化合物所构成的气体混合物来沉积薄膜，接着后续处理沉积膜以移除沉积膜中的热不稳定物种或挥发性基团(例如，有机基团)。移除沉积膜中的热不稳定物种或挥发性基团会于膜内形成纳米级空隙，这些空隙会降低膜的介电常数，空气的介电常数约为1。

尽管已开发出上述具有期望低介电常数的低介电常数有机硅膜，然而，一些低介电常数膜的机械性质仍不如预期，例如机械强度不佳，以致于在后续的半导体处理步骤期间，该些膜易遭破坏。可能破坏低介电常数膜的半导体处理步骤包括等离子式蚀刻工艺，其用来图案化低介电常数膜。用以从介电膜上移除光阻或底部抗反射涂层(BARC)的灰化工艺和湿蚀刻工艺也会破坏该些膜。

因此，仍需制造低介电常数膜的工艺，其具有改善的机械性质且能抵抗后续基板处理步骤的破坏。

发明内容

本发明的实施例提出处理基板的方法，包含将基板放到处理腔室内的支撑件上，以第一流速提供第一有机硅前体至该腔室，以第二流速提供第二有机硅前体至该腔室，以第三流速提供碳氢化合物混合物至该腔室，以第四流速提供氧化剂至该腔室，提高第二有机硅前体的流速至第五流速，提高氧化剂的流速成为第六流速，以及在基板正进行处理时的至少部分时间内，引导碳氢化合物混合物改道绕(bypass)过该腔室。在一些实施例中，亦提高第一有机硅前体和碳氢化合物混合物的流速。在一些实施例中，反应混合物中的碳原子与硅原子比率从约6∶1提高到约20∶1。

本发明的其它实施例提出处理基板的方法，包含提供数个含硅、碳、氧和氢的气体混合物至处理腔室，且该些气体混合物的其中至少二种气体混合物为硅源，通过施加射频(RF)功率于处理腔室来提供等离子处理条件，使至少一部分的该些气体混合物反应而沉积膜层于基板上，以及在施加RF功率期间，调整处理腔室中的碳原子与硅原子比率，藉以调整沉积膜的多个部分中的碳含量。

本发明的另些实施例提出在处理腔室内沉积低介电常数(k)介电膜至基板上的方法，包含提供第一气体混合物至处理腔室，该第一气体混合物包含一或多种具有-Si-C_x-Si-或-Si-O-C_x-O-Si-键结且碳原子与硅原子比率小于约6∶1的化合物；伴随第一气体混合物，提供第二气体混合物至处理腔室，第二气体混合物包含一或多种具有-Si-C_x-Si-或-Si-O-C_x-O-Si-键结且碳原子与硅原子比率大于约8∶1的化合物；提供包含一或多种碳氢化合物的第三气体混合物至处理腔室，该一或多种碳氢化合物中的至少其中一种碳氢化合物具有热不稳定基团；提供包含氧源的第四气体混合物至处理腔室；施加RF功率，并在施加RF功率时，使至少一部分的该些气体混合物反应而沉积膜于基板上；调整该些含碳的气体混合物的其中一种或多种气体混合物，藉以改变膜中的碳沉积速度；以及后续处理该沉积膜以降低该膜的介电常数。

附图说明

为了详细了解本发明上述特征，可配合实施例概要整理本发明的进一步具体说明如下，部分实施例绘示于附图中。须注意的是，所附图式仅揭露本发明的典型实施例，其并非用以限定本发明范围，本发明允许做出其它等效实施例。

图1为根据本发明一实施例的方法的工艺流程图。

图2为根据本发明另一实施例的方法的工艺流程图。

图3A-3D为在本发明的不同实施例中，各种气体混合物的流速曲线图。

图4为根据本发明一实施例所做的薄膜的碳浓度曲线图。