[发明专利]用于生成分数时钟信号的技术

说明书

技术领域

本发明涉及电子电路，并且更特别地，本发明涉及用于生成分数时钟信号(fractional clock signal)的技术。

背景技术

可使用诸如延时锁定环电路和锁相环电路之类的锁定环电路来生成时钟信号。

发明内容

本发明的一些实施方式包括相位检测电路系统、时钟信号生成电路、第一分频器和第二分频器。所述相位检测电路系统将输入时钟信号与反馈信号进行比较以生成控制信号。所述时钟信号生成电路响应于所述控制信号来生成周期输出信号。所述第一分频器根据第一值划分所述周期输出信号的频率以生成第一分频信号。所述第二分频器根据第二值划分所述周期输出信号的频率以生成第二分频信号。所述第一分频信号和所述第二分频信号在不同的时间间隔期间作为所述反馈信号被路由至所述相位检测电路系统。本发明包括用于执行本文所述技术的电路、系统和方法。

在考虑了下面详细的描述和附图之后，本发明的各种目标、特征和优势将变得明显。

附图说明

图1示出了锁相环(PLL)电路的例子。

图2示出了依据本发明的一种实施方式的锁相环(PLL)电路的例子，所述PLL电路通过将具有两个不同频率的两个不同的周期反馈信号结合可生成分数周期输出信号。

图3是状态图，该状态图示出了依据本发明实施方式的图2的锁相环的一部分的操作的例子。

图4是现场可编程门阵列(FPGA)的简化的局部框图，该FPGA可包括本发明的各方面。

图5示出了可体现本发明技术的示例性数字系统的框图。

具体实施方式

图1示出了锁相环(PLL)电路100的例子。PLL 100包括相位频率检测器(PFD)101、电荷泵(CP)102、环路滤波器(LF)103、电压控制振荡器(VCO)104、分频器电路105、多路复用器106、多路复用器107、多路复用器108至109、分频器电路141、多路复用器142、分频器电路110、111、112、113、114、……117、延时电路120、121、122、123、124、……127、多路复用器130和相位控制模块140。

多路复用器142将两个输入参考时钟信号CLKin0和CLKin1中的一个传送给N分频器电路141的输入端。参考时钟信号CLKin0和CLKin1是周期输入信号。分频器电路141响应于从多路复用器142传送的参考时钟信号来生成输出时钟信号DCLK。分频器电路141根据分频值N划分所述参考时钟信号的频率以生成输出时钟信号DCLK的频率。

经划分的时钟信号DCLK被传送至相位频率检测器(PFD)电路101的第一输入端。PFD 101将时钟信号DCLK的相位和频率与反馈时钟信号FBCLK的相位和频率进行比较以生成UP和DN输出信号中的脉冲。

所述UP信号和所述DN信号被传送至电荷泵(CP)电路102的输入端。电荷泵(CP)102响应于所述UP信号和所述DN信号来控制其输出控制电压VCL。电荷泵102的输出电压VCL由环路滤波器(LF)电路103进行低通过滤。CP 102响应于所述UP信号中的高脉冲而将电荷送至环路滤波器103。CP 102响应于所述DN信号中的高脉冲而使电荷从环路滤波器103耗尽。

LF模块103的输出电压VCL被传送至电压控制振荡器(VCO)电路104的输入端。VCO 104是生成8个周期输出时钟信号的四级VCO，所述8个周期输出时钟信号彼此相等地间隔45度。VCO 104的周期输出时钟信号还被称为周期输出信号。VCO 104的所述8个周期输出信号具有0°、45°、90°、135°、180°、225°、270°和315°的相对相位偏移。VCO 104的周期输出信号之一通过多路复用器106、多路复用器107、反馈M分频器117和多路复用器109反馈回PFD 101以作为所述反馈时钟信号FBCLK。

当时钟信号DCLK的频率高于反馈时钟信号FBCLK的频率时，PFD 101在所述UP信号中生成的高脉冲长于在所述DN信号中生成的高脉冲。当所述UP信号中的高脉冲长于所述DN信号中的高脉冲时，CP 102提高控制电压VCL，使得VCO 104的周期输出时钟信号的频率增加，这使得FBCLK信号的频率增加。