[发明专利]编程存储器装置以增加数据可靠性

说明书

技术领域

本发明一般来说涉及存储器装置且在特定实施例中本发明涉及非易失性存储器装置。

背景技术

在计算机或其它电子装置中存储器装置可包括内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态RAM(SRAM)、同步动态RAM(SDRAM)及快闪存储器。

快闪存储器装置已发展成用于广泛的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器的常见用途包括个人计算机、个人数字助理(PDA)、数码相机及蜂窝式电话。例如基本输入/输出系统(BIOS)的程序代码及系统数据通常存储于快闪存储器装置中以供在个人计算机系统中使用。

随着电子系统的性能及复杂度增加，在系统中对额外存储器的要求也增加。然而，为了继续减少系统的成本，部件计数必须保持为最小值。此可通过增加集成电路的存储器密度来实现。

可使用多电平单元(MLC)来增加非易失性存储器中的存储器密度。MLC存储器可在不添加额外单元及/或增加裸片的大小的情况下增加存储于集成电路中的数据量。MLC方法在每一存储器单元中存储两个或两个以上的数据位。

然而，MLC需要对阈值电压的更严密控制以每单元使用多个状态。MLC存储器装置通常具有比单电平单元(SLC)存储器装置高的位错误率，此部分地由于需要更紧密间隔的阈值电压的增加的状态数量所致。用于存储照片的存储器装置中的坏位可比存储代码的存储器装置中的坏位更易于容许。照片中的坏位可仅在数百万像素中产生一坏像素，而代码或其它数据中的坏位可意味着影响整个程序的操作的遭破坏指令。

出于上述原因，且出于所属领域的技术人员在阅读及理解本说明书之后将明了的下述其它原因，此项技术中需要一种具有较高密度与增加的可靠性的存储器装置。

附图说明

图1展示存储器系统的一个实施例的框图。

图2展示根据图1的存储器阵列的非易失性存储器阵列的一部分的一个实施例的示意图。

图3展示用于基于可靠性确定而将数据编程于存储器阵列中的方法的一个实施例的流程图。

图4展示用于基于可靠性确定而将数据编程于存储器阵列中的方法的替代实施例的流程图。

具体实施方式

在本发明的以下详细描述中，参考形成本文的一部分且其中以图解说明方式展示其中可实践本发明的具体实施例的附图。在图式中，于所有数个视图中相同编号描述大致类似的组件。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例且在不背离本发明的范围的前提下做出结构、逻辑及电改变。因此，以下详细描述不应认为具有限制意义，且本发明的范围仅由所附权利要求书及其等效内容界定。

图1图解说明包括非易失性存储器装置100的存储器系统120的功能框图。存储器装置100已经简化以集中于存储器的有助于理解本发明编程实施例的特征上。存储器装置100耦合到外部控制器110。控制器110可为微处理器或某一其它类型的控制电路。

存储器装置100包括非易失性存储器单元的阵列130，例如图解说明于图2中且随后加以论述的那些单元。存储器阵列130是以成排的例如字线行的存取线及例如位线列的数据线而布置。在一个实施例中，存储器阵列130的列由存储器单元的串联串构成。如此项技术中众所周知，单元到位线的连接确定阵列是NAND架构、AND架构还是NOR架构。

提供地址缓冲器电路140以锁存经由I/O电路160提供的地址信号。地址信号由行解码器144及列解码器146接收且解码以存取存储器阵列130。得益于本描述，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列130的密度及架构。也就是说，地址的数目随着增加的存储器单元计数及增加的库与块计数两者而增加。

存储器装置100通过使用感测放大器电路150感测存储器阵列列中的电压改变或电流改变来读取存储器阵列130中的数据。在一个实施例中，感测放大器电路150经耦合以读取并锁存来自存储器阵列130的数据行。包括数据输入与输出缓冲器电路160以用于经由多个数据连接162与控制器110进行双向数据通信以及地址通信。提供写入电路155以将数据写入到存储器阵列。