[发明专利]具有独立源漏设计的三栅静态随机存取存储器及由其制成的器件

权利要求书

1.一种工艺，包括：

在半导电衬底的静态随机存取存储器(SRAM)布局中形成鳍形N型和P型扩散区；

在该鳍形扩散区上形成通路区域、上拉区域和下拉区域；

增强通路区域的源和漏(S/D)部分以及下拉区域的S/D部分中的至少一个。

2.权利要求1的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜。

3.权利要求1的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，接着将N型掺杂剂植入该外延膜内。

4.权利要求1的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，同时原位生长N型掺杂剂到该外延膜内。

5.权利要求1的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延体积量。

6.权利要求1的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量。

7.权利要求1的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量和有差别的外延体积量两者。

8.权利要求1的工艺，其中在使得下拉区域的外部电阻率低于通路区域的外部电阻率的条件下进行增强。

9.权利要求1的工艺，其中SRAM布局是6晶体管(6T)布局，并且其中下拉区域布置在上拉区域和通路区域之间。

10.一种工艺，包括：

在半导电衬底的静态随机存取存储器(SRAM)布局中形成N型和P型扩散区；

在该扩散区上形成通路区域、上拉区域和下拉区域；以及

在使得下拉区域的外部电阻率低于通路区域的外部电阻率的条件下增强通路区域的源和漏(S/D)部分以及下拉区域的S/D部分中的至少一个。

11.权利要求10的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜。

12.权利要求10的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，接着将N型掺杂剂植入该外延膜内。

13.权利要求10的工艺，其中增强通路区域的S/D部分包括在鳍形N型扩散区上生长外延膜，同时原位生长N型掺杂剂到该外延膜内。

14.权利要求10的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延体积量。

15.权利要求10的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量。

16.权利要求10的工艺，其中增强通路区域的S/D部分以及下拉区域的S/D部分中的至少一个包括在通路区域的S/D部分和下拉区域的S/D部分之间获得有差别的外延掺杂剂量和有差别的外延体积量两者。

17.一种静态随机存取存储器电路，包括：

至少一个存取器件，其包括通路区域的源和漏(S/D)部分；

至少一个上拉器件；以及

至少一个下拉器件，其包括下拉区域的S/D部分，其中下拉区域的外部电阻率(R_ext)低于通路区域的R_ext。

18.权利要求17的存储器电路，其中下拉和存取器件的至少一个包括非平面配置。

19.权利要求17的存储器电路，其中通路区域和下拉区域的S/D部分的至少一个包括外延。

20.权利要求17的存储器电路，其中下拉和存取器件的至少一个包括非平面配置，以及其中通路区域和下拉区域的S/D部分的至少一个包括外延。