[发明专利]时钟净化锁相环

权利要求书

1.一种集成电路，其包含：

锁相环(PLL)，其用以接收归因于突发性跳频而具有杂散信号的第一时钟信号并提供具有减少的杂散信号的第二时钟信号；以及

模/数转换器(ADC)，其用以基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。

2.根据权利要求1所述的集成电路，所述第一时钟信号是由所述集成电路外部的分数N频率合成器产生，且所述第一时钟信号中的所述突发性跳频是由在所述频率合成器中使用分数除法器比率而引起。

3.根据权利要求1所述的集成电路，其进一步包含：

分数N频率合成器，其用以接收参考信号并提供归因于在所述频率合成器中使用分数除法器比率而具有突发性跳频的所述第一时钟信号。

4.根据权利要求1所述的集成电路，所述第二时钟信号是由所述PLL基于整数除法器比率而产生。

5.根据权利要求1所述的集成电路，其进一步包含：

低噪声放大器(LNA)，其用以接收并放大输入的射频(RF)信号并提供放大的RF信号；以及

接收器电路，其用以处理所述放大的RF信号并将所述模拟基带信号提供到所述ADC。

6.根据权利要求1所述的集成电路，所述PLL包含

相位-频率检测器，其用以接收所述第一时钟信号和反馈信号并提供指示所述第一时钟信号与所述反馈信号之间的相位误差的第一和第二检测器输出信号，

电荷泵，其用以接收所述第一和第二检测器输出信号并提供电流信号，

环路滤波器，其用以对所述电流信号进行滤波并提供控制信号，和

压控振荡器(VCO)，其用以接收所述控制信号并提供具有由所述控制信号确定的频率的振荡器信号。

7.根据权利要求6所述的集成电路，所述PLL进一步包含

除法器，其用以使所述振荡器信号在频率上除以整数除法器比率，并提供用以导出所述第二时钟信号的除法器输出信号。

8.根据权利要求7所述的集成电路，所述PLL进一步包含

可编程延迟单元，其用以接收所述除法器输出信号，且使所述除法器输出信号延迟可编程的延迟并提供所述反馈信号。

9.根据权利要求1所述的集成电路，所述PLL包含

压控振荡器(VCO)，其包含耦合于环路中的多个可变延迟单元，每一可变延迟单元具有由来自所述PLL的控制信号确定的可变延迟。

10.根据权利要求2所述的集成电路，所述PLL具有比所述分数N频率合成器的闭环带宽低至少两倍的闭环带宽。

11.根据权利要求1所述的集成电路，所述第一和第二时钟信号具有相同频率。

12.根据权利要求1所述的集成电路，所述第一时钟信号具有通过整数比率与所述第二时钟信号的第二频率相关的第一频率。

13.一种设备，其包含：

第一集成电路，其包含提供第一时钟信号的分数N频率合成器；以及

第二集成电路，其耦合到所述第一集成电路并包含

锁相环(PLL)，其用以接收所述第一时钟信号并提供第二时钟信号，和

模/数转换器(ADC)，其用以基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。

14.根据权利要求13所述的设备，所述第一时钟信号归因于由在所述频率合成器中使用分数除法器比率引起的突发性跳频而具有杂散信号，且所述第二时钟信号归因于在所述PLL中使用整数除法器比率而具有减少的杂散信号。

15.根据权利要求13所述的设备，所述第二集成电路进一步包含

低噪声放大器(LNA)，其用以接收并放大输入的射频(RF)信号并提供放大的RF信号，和

接收器电路，其用以处理所述放大的RF信号并将所述模拟基带信号提供到所述ADC。

16.根据权利要求13所述的设备，所述PLL具有比所述分数N频率合成器的闭环带宽低至少两倍的闭环带宽。