[发明专利]用于改进的间隙填充、可靠性以及减小的电容的双金属互连

说明书

发明领域

本发明领域一般涉及半导体集成电路制造领域，尤其但并不排他地涉及形成用于增强稳定性并减小电容的双金属互连结构。

背景信息

微电子设备的制造涉及在诸如硅晶片的微电子衬底上形成电子组件。这些电子组件可以包括晶体管、电阻、电容等等，具有在不同层上的由介电材料分隔的中间和覆盖金属化图案。金属化图案将电学组件互相连接(即，术语“互连”)以形成集成电路。本文中将术语互连定义成包括所有互连组件，包括填充有导电材料的沟槽和开口或通孔。

用于形成互连的一种工艺被称为“大马士革(damascene)工艺”。在典型的大马士革工艺，在介电层上图案化光刻材料，并且通过光刻材料图案化来蚀刻介电层以形成孔或通孔(下文中统称为“开口”或“多个开口”)，从而在下层金属与邻近沟槽或其它互连结构之间形成路径。移除光刻材料，并且用隔层和籽层共同涂布开口和沟槽，然后用低电阻率金属填充以形成通过开口和沟槽的导电路径。

使用公共隔层、籽层和沟槽材料的通过高纵横比开口的导电路径的形成可能损害籽层在高纵横比开口表面上的连续性从而导致不完全的膜覆盖，可能增大开口中的电迁移从而导致稳定性失效，并且可能由于间隙填充约束而限制介电层厚度。

现在参照附图，图1(现有技术)示出邻近沟槽120形成的开口110的横截面图，沟槽120在开口110上形成并与之直接相邻，开口110具有开口宽度112和开口高度114。使用物理气相沉积(PVD)工艺在沟槽表面140、开口侧壁150和下层金属表面160上形成隔层130。由于沉积工艺的各向异性的特性，使用PVD工艺沉积130造成沿开口侧壁150的非共形隔层130厚度。开口110中的非共形隔层130可以在开口侧壁150一部分上造成具有隔层130的薄或缺失部分的区域，使开口侧壁150的至少一部分暴露。

隔层130是多层膜，通常由用于最小化或基本上阻止污染物跨隔层130扩散的氮化钽(TaN)膜和钽(Ta)膜叠层构成。使用本领域技术人员公知的方法在介电区域180中形成铜(Cu)的下层金属170。介电区域180可选择地由介电材料形成以电隔离导体，减小电阻电容(RC)延迟并改进设备性能，诸如二氧化硅(SiO₂)。

图2(现有技术)示出在隔层130上形成导电层210之后的图1中设备。导电层210是Cu的多层膜，通常由包括使用PVD工艺而沉积的Cu的籽层以及随后使用电镀工艺而沉积的较薄Cu层构成，以在开口110和沟槽120中形成导电层。当形成导电层210时，PVD籽层的沉积可能会加剧隔层130显现的非共形，导致开口110中的一个或多个空隙。导电层210的形成是富有挑战的，因为必须使用较大的各向异性工艺沿开口侧壁150连续形成籽层以沿垂直或近似垂直的开口侧壁150沉积该层，这意味着在与表面垂直的方向上的方向速率远高于与表面平行的方向。当导电层210从基本上横向相对侧壁填充开口110时，在形成有最少空隙(未示出)的情况下形成导电层210会在开口110中心附近创建缝隙。

开口侧壁150可以逐渐变细(未示出)以提供更强健的籽层沉积工艺，但是通孔电阻和可靠性受到损害，因为渐变轮廓随着开口厚度112的收缩而增大开口110底部的电流密度。结果，开口110的纵横比(或，开口高度114与开口宽度112的比值)被限制以允许使用传统方法来填充开口110。限制纵横比会随着开口宽度112的持续收缩而强制开口高度114减小，同时增大电容。此外，在下层金属表面160上沉积隔层130创建了电学隔层，该隔层也会增大导电层210与下层金属170之间电学流动的电阻。

附图简述

通过示例而非限制，在附图中示出本发明，其中

图1(现有技术)示出邻近于覆盖沟槽而形成的开口的横截面图，其中在沟槽和开口上形成隔层。

图2(现有技术)示出在隔层上形成籽层和导电层之后的图1的设备。

图3示出在下层金属层上填充耐熔互连的沟槽和开口的俯视图。

图4是沿线A-A示出填充有耐熔互连的开口的图3的横截面图。

图5示出在邻近与耐熔互连并在其上的沟槽中沉积隔层、籽层和导电层之后图4的设备。

图6示出设备中双金属互连的横截面图。

图7示出具有包括双金属互连的中央处理单元的系统。

图8是描述用于形成双金属互连结构的制造工艺的一个实施例的流程图。

详细描述