[发明专利]并行联想存储器

说明书

技术领域

本发明涉及并行联想存储器，更详细而言，涉及同时检索所有地址并判断是否存储有与所输入的数据相同的数据的并行联想存储器。

背景技术

图13是表示具有奇偶校验检查功能的以往的SRAM(Static Random Access Memory：静态存储器)结构的功能框图。参照图13，SRAM1包括n(自然数)个数据存储单元2、1个奇偶校验存储单元3、以及地址译码器4。它们被设置为多组相同的机构。该SRAM1还包括写入奇偶校验产生器5、读出放大电路6、读出奇偶校验产生器7以及奇偶校验比较器8。

在进行数据写入时，地址译码器4根据写入地址i来选择n个数据存储单元2和与它们对应的奇偶校验存储单元3。从外部输入的n位数据WD被写入到所选择的数据存储单元2中。此时，写入奇偶校验产生器5根据所输入的n位数据WD来计算奇偶校验WP。计算出的奇偶校验WP被写入到奇偶校验存储单元3中。

另一方面，在进行数据读出时，地址译码器4按照读出地址i来选择n个数据存储单元2和与它们对应的奇偶校验存储单元3。这样一来，从所选择的数据存储单元2中读出n位数据RD，从所选择的奇偶校验存储单元3中读出奇偶校验RP，它们通过读出放大电路6而被检测、放大。读出奇偶校验产生器7根据所读出的n位数据RD来计算奇偶校验CP。奇偶校验比较器8将计算出的奇偶校验CP与从奇偶校验存储单元3中读出的奇偶校验RP进行比较，在奇偶校验不一致的情况下输出奇偶校验错误信号PE。

这样，奇偶校验检查通过从各地址读出数据RD并计算其奇偶校验CP来进行，但在SRAM1中仅从所指定的1个地址读出数据RD，因此已足够。

另一方面，存在并行联想存储器(以下称为“并行CAM(Content Addressable Memory：内容可寻址存储器)”)，其能够同时检索所有的地址，并读出存储有与输入数据相同的数据的地址或者与该数据相关而被联想的数据。优选并行CAM也具有奇偶校验检查功能。特别是期望在作为并行CAM原有功能的数据检索时进行奇偶校验检查。

然而，若在进行数据检索时针对检索对象的所有地址来利用与上述相同的方法进行奇偶校验检查，则需要按每个地址读出数据来计算奇偶校验，因此奇偶校验检查花费时间过多。

在美国专利第7010741号说明书(专利文献1)和美国专利第7350137号说明书(专利文献2)中公开了具有奇偶校验检查功能的CAM，但奇偶校验检查是读出数据来进行的，并不是在数据检索时进行的。

此外，日本特开昭63-177242号公报(专利文献3)中公开有联想存储器的奇偶校验检查方法。在该公报的第2页左下栏第1～11行记载有以下内容：“在现有技术中，被检索数据用的存储单元阵列的奇偶校验检查在读出被检索数据用的存储单元阵列之后产生该数据的奇偶校验，进行与预先保持的奇偶校验信息的比较。即，为了进行奇偶校验检查，需要存储单元阵列的访问、奇偶校验的产生以及比较的一连串工作，存在奇偶校验检查中花费过多时间这样的问题。本发明的目的在于提供快速进行数据的错误检测的奇偶校验检查方法。”。

如该公报的图1所示，该联想存储器的一个实施例包括：地址寄存器1；存储被检索数据的被检索数据用存储单元阵列2；对被检索数据进行放大的读出电路3；存储被检索数据的奇偶校验的奇偶校验用存储单元阵列2’；对奇偶校验进行放大的读出电路3’；比较电路4；奇偶校验产生电路5；比较电路4’以及信号有效化电路6。从地址寄存器1输出的地址的高位比特a是检索数据，低位比特b是对被检索数据用存储单元阵列2中的1个进行选择的地址。比较电路4将检索数据a与按照地址读出并放大后的被检索数据d进行比较，若一致则输出命中信号(hit signal)g。奇偶校验产生电路5产生检索数据a的奇偶校验f。比较电路4’将奇偶校验f与按照地址读出并放大后的奇偶校验d’进行比较。信号有效化电路6响应命中信号g使比较电路4’的输出h有效，输出奇偶校验检查信号i。根据本实施例，在被检索数据用的存储单元的奇偶校验检查中，能够使用根据检索数据产生的奇偶校验，因此与根据被检索数据产生奇偶校验的情况相比，能够进行快速工作。