[发明专利]使用改进式时钟门控单元的系统及方法

权利要求书

1.一种时钟门控单元，其包含：

与启用逻辑及输出逻辑电路连通的锁存器，其中所述锁存器包括：

第一电路，其位于所述输出逻辑电路的输入节点处且与系统电源及接地中的一者或一者以上连通；及

防护电路，其防止所述第一电路在时钟边沿期间对所述输出逻辑电路输入节点的过早电压改变。

2.根据权利要求1所述的时钟门控单元，其中所述第一电路包含选自由以下各项组成的列表的项目：

下拉电路；及

上拉电路。

3.根据权利要求1所述的时钟门控单元，其中所述过早电压改变包含选自由以下各项组成的列表的项目：

充电；及

放电。

4.根据权利要求1所述的时钟门控单元，其中所述防护电路包含：

反相器，其位于所述输出逻辑电路输入节点与所述第一电路之间且在时钟边沿期间被断开。

5.根据权利要求1所述的时钟门控单元，其中所述第一电路处于反馈回路中，所述反馈回路包括所述输出逻辑电路的输入节点。

6.根据权利要求1所述的时钟门控单元，其中所述反馈回路包括交叉耦合反相器结构，所述交叉耦合反相器结构保留所述输出逻辑电路的所述输入节点及控制所述第一电路中的装置的状态的节点的状态。

7.根据权利要求1所述的时钟门控单元，其进一步包含时钟输入，随后为一个或一个以上反相器，所述一个或一个以上反相器将时钟输入信号传播到所述第一电路中的晶体管的控制端子，其中所述晶体管的所述控制端子处的电压在所述时钟输入信号达到电平Vdd/2之前改变为接通所述晶体管的逻辑值，其中Vdd为所述时钟门控单元的系统电压。

8.根据权利要求1所述的时钟门控单元，其中所述锁存器包含选自由以下各项组成的列表的项目：

有效低锁存器；及

有效高锁存器。

9.根据权利要求1所述的时钟门控单元，其中所述输出逻辑电路包含选自由以下各项组成的列表的项目：

AND门；及

OR门。

10.根据权利要求9所述的时钟门控单元，其中所述AND门包括NAND门，所述NAND门的输出被馈送到反相器。

11.根据权利要求9所述的时钟门控单元，其中所述OR门包括NOR门，所述NOR门的输出被馈送到反相器。

12.一种用于操作时钟门控单元的方法，所述时钟门控单元包括启用控制逻辑输入、时钟输入、输出逻辑门、位于所述输出逻辑门的输入节点处且与系统电源及接地中的一者或一者以上连通的第一电路及与所述第一电路连通的防护电路，所述方法包含：

使用所述启用控制逻辑来启用所述时钟门控单元；

在所述时钟输入处施加具有边沿的时钟输入信号；及

使用所述防护电路来防止所述第一电路在所述时钟输入信号的所述边沿期间过早地改变所述输出逻辑门的所述输入节点的电压电平。

13.根据权利要求12所述的方法，其中所述防护电路防止所述第一电路过早地对所述输出逻辑门的所述输入节点进行充电。

14.根据权利要求12所述的方法，其中所述防护电路防止所述第一电路过早地使所述输出逻辑门的所述输入节点放电。

15.根据权利要求12所述的方法，其进一步包含：

将所述时钟信号从所述时钟门控单元传播到一个或一个以上计算电路。

16.根据权利要求12所述的方法，其中施加时钟输入信号包含：

在所述时钟输入处施加包括交替的上升边沿及下降边沿的信号。

17.一种时钟门控单元，其包含：

锁存器，其与启用逻辑连通；

时钟输入，其与所述锁存器连通且与输出逻辑电路的第一输入节点连通，所述输出逻辑电路包括与所述锁存器中的第一电路连通的第二输入节点，所述第一电路与系统电源及接地中的一者或一者以上连通；及

防护电路，其与所述第二输入节点连通，防止所述第一电路在时钟信号的边沿期间过早地改变所述第二输入节点的电压电平，所述时钟信号是在所述时钟输入处接收的。