[发明专利]包含具有邻近于晶体管沟道的能量势垒的晶体管的半导体装置结构及相关联方法

说明书

相关申请案交叉参考

本申请案主张对2008年12月5日提出申请的名称为“Semiconductor Device Structures Including Transistors With Energy Barriers Adjacent to Transistor Channels and Associated Methods(包含具有邻近于晶体管沟道的能量势垒的晶体管的半导体装置结构及相关联方法)”的第12/329,185号美国专利申请案的申请日期的权益，所述申请案的整体揭示内容以引用的方式并入本文中。

技术领域

本发明的实施例大体来说涉及半导体装置结构，所述半导体装置结构经配置以减少或消除所存储电荷从晶体管沟道的泄漏或从晶体管沟道的“结泄漏”。更具体来说，本发明的实施例涉及其中能量势垒邻近于晶体管沟道安置的半导体装置，且甚到更具体来说，本发明的实施例涉及具有包括碳化硅的能量势垒的半导体装置。

背景技术

在nMOS(n型金属氧化物半导体)晶体管中，晶体管沟道包括n型半导体材料，其中电子构成大多数电荷载流子，且空穴是存储电荷的载流子。有时在包括p型半导体材料的块体衬底中形成此类装置的n型沟道，其中大多数电荷载流子包括空穴。一些nMOS晶体管(例如，基于浮体效应(FBE)的1TOC DRAM单元)的存储器数据保持时间至少部分地取决于空穴可保持于所述n型沟道内的时间长度，所述空穴具有“行进”到所述块体衬底的p型半导体材料中的趋势。

附图说明

在图式中：

图1是在至少一个晶体管下方包含能量势垒的半导体装置结构的实施例的示意性表示；

图2图解说明根据本发明的具有嵌入式有源装置区域的晶体管的实施例；

图3描绘根据本发明的鳍式场效应晶体管(鳍式FET)的实施例；

图4及图4A显示本发明的“假”绝缘体上硅鳍式FET的其它实施例；

图5是本发明的晶体管在“0”条件下的能带图；及

图6是本发明的晶体管在“1”条件下的能带图。

具体实施方式

在各种实施例中，本发明包含具有晶体管的半导体装置结构，所述晶体管包含经配置以达成最小结泄漏的沟道。具有物理性质(例如，带隙、低电荷载流子本征浓度等等)的能量势垒抵靠晶体管沟道定位，以防止存储电荷载流子从所述晶体管沟道泄漏到其上已制作有所述半导体装置的块体衬底中。

图1描绘本发明的半导体装置结构10的实施例。半导体装置结构10包含在制作衬底14上制作及/或由制作衬底14承载的一个或一个以上晶体管12。制作衬底14包含基底衬底16、基底衬底16的载流子表面17的至少一些部分上的能量势垒18及能量势垒18的至少若干部分上的半导体膜20。包含源极及漏极区域22、24及源极与漏极区域22、24之间的沟道26的晶体管12的元件由半导体膜20形成，其中晶体管12的栅极28形成于半导体膜20的与能量势垒18相对的侧上。

可用作基底衬底16的衬底的实施例包含(但不限于)全部或部分块体半导体衬底(例如，全部或部分硅芯片等等)，或全部或部分绝缘体上硅(SOI)型衬底(例如，陶瓷上硅(SOC)、玻璃上硅(SOG)、蓝宝石上硅(SOS)等等)。在其它实施例中，基底衬底16可包括诸如石英、陶瓷、蓝宝石等的电介质材料，而无半导体材料上覆层。

能量势垒18或能量势垒18与邻近半导体膜20之间的界面19抑制来自能量势垒18的一个侧上的晶体管12的电荷载流子(例如，空穴)(或更简单地“载流子”)的丢失。在其中能量势垒18抵靠基底衬底16的包括块体形式或作为形成于基底衬底16的支撑结构上的层的半导体材料的载流子表面17安置的实施例中，能量势垒18可防止载流子从晶体管12传递到基底衬底16的所述半导体材料中。

能量势垒18或能量势垒18与上覆半导体膜20之间的界面19的性质可归因于形成能量势垒18的材料的物理性质，包含那些性质与半导体膜20的对应性质之间的差异、能量势垒18的厚度或上述两者的组合。在一些实施例中，能量势垒18包括具有大于硅的带隙能(即，1.12电子伏特)的带隙能(例如，约1.5电子伏特或更大、约3电子伏特或更大等)的材料。此材料可具有低于基底衬底16的半导体材料中的同类型载流子的本征浓度的载流子(例如，空穴)本征浓度。