[发明专利]具有增大的击穿电压特性的基于沟槽的功率半导体器件

说明书

相关申请的引用

本申请要求于2008年12月8日提交的美国临时专利申请No.61/120818的权益，将其全部内容结合于此供参考。

背景技术

示例性功率半导体器件(功率半导体装置，power semiconductor device)包括平面栅MOSFET晶体管、垂直栅MOSFET晶体管、绝缘栅双极晶体管(IGBT)、整流管和同步整流管。这些器件的槽栅多样性的典型实施包括在半导体芯片(裸芯片，die)顶面上形成的沟槽阵列，其中每个沟槽用屏蔽电极(shield electrode)和/或栅电极填充，这取决于功率器件的类型。沟槽定义平台(mesa)的对应阵列，每个平台布置(设置，dispose)在相邻沟槽之间。取决于在芯片上实现的器件，各种电极和/或掺杂区布置在平台的顶部。每个平台和它的相邻沟槽实现该器件的小实例(instance)，并且这些小实例并联耦接在一起从而提供整个功率半导体器件。整个器件具有其中期望电流流过该器件的ON状态(连通状态)、其中电流在器件中基本被阻断的OFF状态(断开状态)，以及其中由于在器件的导电电极之间施加过大断开电压导致的不期望电流流动的击穿状态。引发击穿的电压称为击穿电压(breakdown voltage)。每个平台和它的相邻沟槽被构造成提供一组期望的ON状态特性和击穿电压。在平台和沟槽的设计中，在实现良好ON状态特性、高击穿电压和改善的开关特性之间存在各种权衡(tradeoff)。

典型的功率半导体芯片具有其中布置有实现器件的平台和沟槽阵列的有源区、围绕该有源区的场终止区(field termination area)，以及其中可以提供互连和沟道截止(channel stop)的无源区(inactive area)。场终止区使有源区周围的电场最小化，并且不用于传导电流。理想地，人们希望器件的击穿电压由与有源区相关的击穿过程确定。然而，存在在显著较低电压下能够在场终止区和无源区中发生的各种击穿过程。这些击穿过程可称为被动击穿过程。

现有技术中为了设计具有比有源区更高的击穿电压的场终止区已经做出了许多努力。然而，这样的现有技术设计常常没有达到该目的，经常需要增加总芯片面积和芯片成本的折衷。

发明内容

本发明的发明人发现了基于沟槽的功率器件中寄生击穿条件可能首先发生的若干位置。本申请提供了对抗这些击穿条件并增大击穿电压的新颖性和创造性特征。

本文中描述的本发明示例性实施方式的各个方面可以单独使用或以任意组合使用。

附图说明

图1示出了包括根据本发明的若干特征的一种示例性半导体芯片的顶视图。

图2示出了根据本发明的图1的示例性半导体芯片的左上角的放大视图。

图3示出了根据本发明的图1的示例性半导体芯片的左侧的一部分的放大视图。

图4和图5示出了根据本发明的图1的示例性半导体芯片的一部分的第一剖面图和其在图5中的放大图。

图6示出了根据本发明的图1的示例性半导体芯片的变形的一部分的放大剖面图。

图7-14示出了根据本发明的图1的示例性半导体芯片及其可能的变形的各种放大剖面图。

图15示出了包括根据本发明的若干特征的另一种示例性半导体芯片的顶视图。

图16-19示出了根据本发明的图15的示例性半导体芯片及其可能的变形的各种放大剖面图。

图20示出了包括根据本发明的若干特征的另一种示例性半导体芯片的顶视图。

图21-29示出了根据本发明的图20的示例性半导体芯片及其可能的变形的各种放大剖面图。

图30示出包括根据本发明的若干特征的另一种示例性半导体芯片的顶视图。

图31示出了根据本发明的图30的示例性半导体芯片的放大剖面图。

图32-34示出了根据本发明的包括沟槽屏蔽肖特基势垒二极管器件(trench-shielded Schottky barrier diode device)的示例性半导体芯片的各种剖面图。

具体实施方式