[发明专利]改善的RF CMOS晶体管设计

说明书

背景技术

典型的RF(射频)CMOS(互补金属氧化物半导体)晶体管包括窄金属线(也称为“叉指”)的梳状布置，其将源极和漏极端子连接起来。这种多指设计一开始是为了使用包括铝金属层和钨通孔的互连的技术而开发的，这些设计受到有限数量的可用互连级别、材料性质和处理考虑(例如，通孔的电阻以及与氢气吸气剂相关的问题)的推动。新近以来，随着处理技术的改进，以便变为铜互连，过渡到更短的栅极长度，且栅极氧化物的厚度减小。尽管缩放栅极长度显著提高了晶体管沟道的切换速度，但栅极电极以及源极和漏极的串联电阻增大，限制了性能的增益并劣化了噪声性能。为了减轻这些效应，已经修改了常规布局，以包括更多栅极叉指，沟道宽度减小，以便维持相同的总器件宽度和驱动电流。此外，已经修改了布局以包括在两端通往栅极的连接。

图1是RF CMOS晶体管设计的示意图，仅示出了CMOS层的子集：有源区域(也称为“有源”)102，栅极电极(也称为“多晶硅”，不过栅极电极可以由多晶硅之外的其它材料构成)104，金属-1 106和金属-2 108。在本范例中，在金属-1(未示出)正上方的金属-2层108中形成金属叉指110，连接到源极和漏极端子112、114的叉指交叉布置。金属-1层106提供了栅极圈，其包括器件周边附近的金属环116。

不过，使用更窄的金属连接线(其中由箭头121表示连接宽度)导致源极和漏极连接的电流承载能力下降(受到电迁移准则限制)，还导致这些连接的串联电阻增大(导致沿叉指连接出现电压降)。

下文所述的实施例不限于解决了已知RF CMOS晶体管和晶体管设计的任何或全部缺点的实施方式。

发明内容

提供这一概要以简化形式介绍精选的概念，在下文的具体实施方式中会进一步描述。这种概要并非要标识所主张主题的关键特征或基本特征，也不是要用作确定所主张主题范围时的辅助。

描述了一种改善的RF CMOS晶体管设计。基本位于晶体管有源区域上方的局部窄互连线均连接到源极端子或漏极端子。与局部互连线正交地布置源极和漏极端子，每个端子基本上比局部互连线更宽。在范例中，局部互连线形成于第一金属层中，源极和漏极端子形成于一个或多个后续金属层中。

第一方面提供了一种适于在MOS工艺中制造的晶体管设计，所述晶体管设计包括：基本限于所述晶体管有源区域上方的多个局部互连线；以及与所述多个局部互连线中的每一个正交布置的源极端子和漏极端子，其中每个端子电连接到至少一个局部互连线。

所述源极端子和所述漏极端子可以基本上比局部互连线更宽。

所述源极端子和所述漏极端子可以形成于不同金属层中。

晶体管设计还可以包括第二漏极端子，且其中所述漏极端子布置在所述源极端子的任一侧。

所述晶体管设计还可以包括栅极条，且其中所述栅极条基本跨过所述晶体管的中心布设。

所述晶体管设计还可以包括：伪栅极电极结构；以及与所述伪栅极电极结构相邻的井抽头，并且其中所述伪栅极电极结构可以电连接到所述井抽头。

局部互连线可以包括与较宽部分相邻的至少一个窄部分，且其中仅所述至少一个窄部分借助至少一个通孔直接连接到源极端子和漏极端子之一。

所述晶体管设计还可以包括与晶体管一起共享所述有源区域的联井(well-tie)。

第二方面提供了一种利用上述晶体管设计制造的晶体管。

第三方面提供了一种包括利用上述晶体管设计制造的晶体管的集成电路管芯，第四方面提供了一种包括多个这样的集成电路管芯的晶圆。

第五方面提供了一种制造晶体管的方法，包括：在晶圆上形成有源区域；至少在第一金属层中形成限于基本在有源区域上方的多个局部互连线；以及在至少一个后续金属层中形成源极端子和漏极端子，其中所述源极端子和所述漏极端子布置成与所述多个局部互连线中的每一个正交，且每个端子电连接到至少一个局部互连线。

在至少一个后续金属层中形成源极端子和漏极端子的步骤可以包括：在至少第二金属层中形成源极端子；以及在至少第三金属层中形成漏极端子。

在至少一个后续金属层中形成源极端子和漏极端子的步骤可以包括：在至少第二金属层中形成漏极端子；以及在至少第三金属层中形成源极端子。

该方法还可以包括：在至少第四金属层中形成栅极条，且其中所述栅极条基本跨过所述晶体管的中心布设。