[发明专利]操作数据结构

说明书

技术领域

本发明总体上涉及数据处理。

背景技术

当前，多个趋势影响服务器类型和大型机计算机系统的开发。尤其是，根据Moore定律，集成电路内部的晶体管密度继续增加，在其当前形势下，假定在集成电路上每单位区域的晶体管的数量将在大约每18个月翻一番。此外，处理器频率持续在大约每2年则翻一番。再者，系统规模(也即，系统中的中央处理单元(CPU)的数量)持续增长至数十、数百，而在某些情况下，甚至达到数千个处理器。这些趋势的结果是，服务器类型和大型机计算机系统的峰值性能已经越来越快。在近些年来，已经开发的大型高性能计算(HPC)系统声称，峰值性能的数量级是数百TFLOPS(每秒万亿次浮点运算)。

遗憾的是，在高性能计算系统中，持久性能没有以峰值性能的节奏改进，并且虽然实际上持久性能相对于峰值性能的比率目前较低(例如，1∶10)，该比率大体上在下降。对于此类未被利用的可用计算能力，现在已经投入了大量关注以便实现更强的持久性能。

发明内容

本发明指出，如果加速数据处理系统的一个或者多个处理器内地址的生成被加速，则可以实现更强的性能(以及更强的持久性能-峰值性能比)。

在一个实施方式中，处理器包括：至少一个执行单元，用于执行指令；指令序列单元，用于获取由至少一个执行单元执行的指令；操作数据结构，标识将由处理器执行的一个或者多个迭代操作；以及计算引擎，响应于来自指令序列单元的发起信号，访问操作数据结构，并执行由操作数据结构标识的一个或者多个迭代的操作之一。

附图说明

现在将参见附图，仅借助于示例描述本发明的实施方式，在附图中：

图1是根据本发明一个实施方式的数据处理系统的高级框图；

图2是来自图1的处理单元的高级框图；

图3是来自图2的处理器核的更详细的框图；

图4是一个示例性过程的高级框图，该图示出了辅助由图3的浮点单元(FDU)进行的浮点指令执行的步骤；

图5是图3的块计算引擎(BCE)的示例性实施方式的更详细的框图；

图6A绘出了图5的操作数数据结构的一个示例性实施方式；

图6B绘出了图5的操作数据结构的一个示例性实施方式；

图7是绘出来自处理后代码(诸如目标代码)的预处理代码(诸如源代码)的生成、以及支持代码块处理的相关联操作数和操作数据结构的处理流程图；以及

图8是根据本发明一个实施方式的块驱动计算的示例性方法的高级逻辑流程图。

具体实施方式

现在参见附图尤其是参见图1，其中示出了根据本发明的多处理器数据处理系统的一个示例性实施方式的高级框图。如所示出，数据处理系统100包括多个处理节点102a、102b用于处理数据和指令。处理节点102a、102b耦合至系统互联110用于转换地址、数据和控制信息。系统互联110例如可以实现为总线连接的互联、交换机连接的互联或者混合互联

在绘出的实施方式中，每个处理节点102实现为包括4个处理单元104a-104d的多芯片模块(MCM)，每个处理单元104a-104d优选地实现为相应的集成电路。每个处理节点102内的处理单元104a-104d被耦合用于由本地互联114通信，其例如系统互联110，可以以一个或者多个总线和/或交换机实现。

耦合至每个本地互联114的设备不但包括处理单元104，还包括一个或者多个系统存储器108a-108d。驻留在系统存储器108中的数据和指令通常可以由处理器核200(图2)来访问和修改，该处理器核200在数据处理系统100的任何处理节点102的任何处理单元104中。在本发明的备选实施方式中，一个或者多个系统存储器108可以耦合至系统互联110而不是本地互联114。

本领域技术人员应当理解，数据处理系统100可以包括多个附加的未示出组件，诸如外围设备、互联桥接设备、非易失性存储器、用于连接至网络或者附接设备的端口等。由于此类附加组件不是理解本发明所必须的，在图1中未示出这些组件，在此也未作进一步讨论。然而，还应当理解，由本发明提供的增强适用于各种架构的数据处理系统，并且并不意在限制于在图1中示出的概括的数据处理系统架构。