[发明专利]具有上升时间检测器及放电持续电路的静电放电保护电路

说明书

技术领域

本发明涉及集成电路，且更特定来说涉及用于保护集成电路组件免受高转换速率、过电压及/或过量电流条件(例如由静电放电而导致的高转换速率、过电压及/或过量电流条件)所导致的损坏的电路。

背景技术

以下描述及实例仅作为背景给出。

集成电路易受到由于过量电荷(例如在静电放电(ESD)事件期间所产生的过量电荷)的施加所致的损坏。举例来说，集成电路(IC)可在集成电路的制造(晶片级)、集成电路在封装之后的处置及/或印刷电路板在组装之后的处置期间暴露于静电电荷。在一些情况下，集成电路可暴露于因使用等离子蚀刻技术或产生带电荷粒子的其它制作工艺而出现的电荷。在其它情况下，经封装集成电路可在人无意地触碰所述电路封装上所暴露的引脚时或在所述封装由于所述封装移动跨越导电表面而带静电电荷时暴露于静电电荷。

在ESD事件期间传送到集成电路(IC)的电脉冲可对集成电路的敏感组件造成显著损坏。举例来说，当在短时间周期(通常在数十与数百纳秒之间)内在集成电路的一个或一个以上引脚与另一导电物件之间传送过量的电荷量时，可损坏所述集成电路上的晶体管及其它电装置。所传送的电荷(称作静电放电)可形成大得足以击穿电路上的绝缘膜(例如栅极氧化物)的电压或耗散充足能量以在所述电路中导致电热故障(例如触点穗化、硅熔化及金属互连件熔化)。

因此，其他人已尝试开发用以保护集成电路的方法，其中尤其注意保护场效应晶体管(FET)装置及其它敏感电路免受ESD事件的影响的问题。在一些情况下，将ESD保护装置连接在IC的输入/输出(I/O)垫与内部电路之间以重新引导在ESD事件期间产生的能量远离敏感电路。也可将保护装置连接到电源垫或连接在电源总线之间以防止在ESD事件期间的损坏。迄今为止，这些装置已不能够完全解决现有及不断地演进的ESD问题。现有装置可对初始正常通电条件过于敏感，从而错误地将正常通电电压重新引导到接地且在IC中产生不必要且不合意的电压尖峰。此些“误判(false positives)”为极不合意的且干扰内部电路的正常功能。为了尝试校正对“误判”及其它正常电力条件的此过敏感性，其他人已尝试建立敏感到足以区分正常通电与ESD事件的保护电路。已知的此类型电路通常不保持活动足够长而将ESD事件充分地放电。因此，残余的未经放电的ESD能量完全能够使受保护电路过载及损坏。

在一种现有技术方法中，ESD保护装置使用“突返装置”或依赖于寄生双极装置的装置，所述寄生双极装置包括在大多数半导体集成电路中固有的双极结晶体管(BJT)及闸流晶体管。此等双极装置可包括彼等在使用场效应晶体管(FET)的技术(例如基于互补金属氧化物半导体(CMOS)的集成电路)上通常视为寄生装置的装置。在ESD事件期间，双极装置可进入导通状态以安全地耗散ESD放电。虽然此些突返装置通常用在ESD保护装置内，但其并非没有缺点。举例来说，难以预测/控制以硅制作的实际突返装置的行为，因为在实际实施方案中无法准确地模拟其寄生BJT的行为(由于突返装置在基本上未经建模的区域(突返区域)中操作的事实)且其参数可难以控制。此缺乏可预测性可导致较差的ESD保护性能或过度设计的网络或两者。因此，此些ESD保护方案可消耗相对大量的硅面积且可影响其所用于的芯片的待机电流预算。