[发明专利]鉴频鉴相器

说明书

技术领域

本发明涉及一种用于锁相环的鉴频鉴相器，特别地，本发明涉及一种带有零死区的鉴频鉴相器，其使用最少数量的晶体管并由此适于低功率应用。

背景技术

锁相环(PLL)广泛用于电子和计算机领域，目的是保持输入信号和参考信号之间的固定相位关系。一般而言，锁相环被配置为接收输入的数据信号，并且分析该数据信号以产生输出时钟信号，所述输出时钟信号与输入的数据信号同步。

锁相环通常包括4个主要部件：鉴频鉴相器、电荷泵、环路滤波器、振荡器(VCO)和分频器。

如图1所示，鉴频鉴相器12接收参考时钟信号CK_ref和反馈时钟信号CK_fbk，并且检测二者之间的相位差和频率差，以便根据反馈信号在频率或相位上是落后还是领先于参考信号而输出UP和DN信号。

电荷泵14接收相位差信号UP和DN，并且将相位差信号UP和DN转换为控制振荡频率的电流I_cp。该电流由鉴频鉴相器12输出的信号决定。如果电荷泵14收到来自鉴频鉴相器12的UP信号，表明参考时钟信号CK_ref领先于反馈时钟信号CK_fbk并且电流I_cp增大。如果电荷泵14收到来自鉴频鉴相器12的DOWN信号，表明参考信号CK_ref落后于反馈信号CK_fbk并且电流I_cp减小。如果未收到UP或DOWN信号，表明时钟信号是校准的，电荷泵14不调节电流I_cp。

电流接着流向环路滤波器16并且输出电压。所述滤波器还滤除带外的干扰信号。所述电压接着转到振荡器(VCO)18，以控制输出时钟信号的频率。VCO输出信号可以经由反馈环路20发送回鉴频鉴相器12。

当参考时钟信号CK_ref领先于反馈时钟信号CK_fbk时，电荷泵14将电流I_cp增大以在环路滤波器16的输出端产生较大的电压V_If，该电压进而使得VCO 18增大输出频率F_out。相反，当参考时钟信号CK_ref落后于反馈时钟信号CK_fbk时，电荷泵14将电流I_cp减小以在环路滤波器16的输出端产生较小的电压V_If，该电压进而使得VCO 18减小输出频率F_out。当参考时钟信号CK_ref与反馈时钟信号CK_fbk校准时，不对电压V_If进行调节并且输出频率F_out保持恒定。此时，PLL处于“锁定”状态。

然而，锁相环可以在小相位差上承受过度的相位抖动。抖动由低增益区(称为“死区”)引起。死区是接近零相位误差的区域，其中输入信号和参考信号的边沿非常接近，以致UP和DOWN输入没有充分的机会进行彻底切换并由此驱动电荷泵。因此，对于小相位误差的响应小于其应有的值，即响应“被削弱”。

过去，通过将延迟装置插入复位路径而解决该问题。然而，延迟装置的缺点是在合成器环路中增大的噪声。

图2示出了鉴频鉴相器(PFD)的基本电路结构。该传统的PFD具有高功耗，并且需要用于大量晶体管的大面积。在很多应用中，将PLL的所有元器件集成在半导体芯片上是理想的和有利的。因此，需要一种具有小面积的PFD。

为了降低功耗，已经将TSPC D-FF用于设计PFD。TSPC PFD拓扑结构中的一种是ncPFD，如图3所示。然而，图3的ncPFD的操作可能具有死区。尽管将延迟器(2个变换器)在F_ref和F_vco处插入，以尝试消除死区，然而延迟器或变换器的插入增加了整体功耗和面积。

在IEEE symposium on VLSI Circuit Digest of Technical Paper 1994，pp.129-130(IEEE关于VLSI电路的会议的技术文章文摘，1994年，第129-130页)中，H.Notani等人公开了一种使用预先充电的CMOS逻辑以用于高频工作的PFD。作者宣称该PFD具有最小40皮秒的可检测相位差，并且省去了传统电路三分之一的晶体管。从文章附图可知，该电路需要至少14个晶体管。另外，该电路使用了增加功耗的变换器以减少死区。

发明内容