[发明专利]多速率系统折叠中的非折叠算法

说明书

技术领域

本发明涉及电路设计，尤其涉及设计表示的电路优化。

背景技术

对于数字电路(例如，超大规模集成(VLSI)技术的规模)的设计而言，设计者通常采用计算机辅助技术。已经开发了描述数字电路的标准语言(诸如硬件描述语言(HDL))来辅助设计和模拟复杂的数字电路。若干种硬件描述语言(诸如VHDL和Verilog)已经演进为工业标准。VHDL和Verilog是通用硬件描述语言，其允许通过使用抽象数据类型来定义门级、寄存器传输级(RTL)或者行为级的硬件模型。随着设备技术的持续发展，已经开发了各种产品设计工具来使HDL适用于更新的设备和设计风格。

在用HDL代码来设计集成电路时，首先对该代码进行编写，之后由HDL编译器对该代码进行编译。HDL源代码以一定级别对电路元件进行描述，而编译器则根据编译产生RTL网表。该RTL网表通常是独立于工艺的网表，因为其独立于特定销售商的集成电路(诸如现场可编程门阵列(FPGA)或者专用集成电路(ASIC)的工艺/架构。该RTL网表对应于电路元件的图示(与行为表示不同)。然后执行映射操作以从独立于工艺的RTL网表转换成工艺专用网表，该工艺专用网表能够用于创建销售商的工艺/架构中的电路。众所周知，FPGA销售商利用不同的工艺/架构来实现他们的集成电路中的逻辑电路。因此，对独立于工艺的RTL网表进行映射，以创建专用于特定销售商的工艺/架构的网表。

在该过程中通常需要的一个操作是，规划特定集成电路的版图、控制时序问题以及管理集成电路的区域之间的互连。这有时称为“布图规划”。典型的布图规划操作将集成电路的电路面积分成多个区域(有时称为“块”)，之后分配驻留在块中的逻辑。这些区域可以是矩形或者非矩形。该操作有两个效果：逻辑的位置的评估误差从集成电路级降低到块级(这趋向于降低时序评估的误差)；以及布局布线典型地更快地运行，因为其已经从一个非常大的问题降低为一系列较简单的问题。

已经将大量的优化努力投入到资源和资源利用的分配上。电路级优化明显有助于最佳设计(包括电路修改和重新布局)，以获得期望的时序和期望的面积。例如，电路布局相关的优化包括加法器树或者门分解、逻辑复制、位片划分以及迂回移除。

另外，用于数字信号处理的数据流编程中的发展已经通过使用尤其是用于并行计算机的数据流图而在电路优化中提供了明显的进步。数据流图表示是流行的硬件和软件方法，在该方法中，算法被描述为直接图，其中节点表示计算(或者函数或者子任务)而边缘表示数据路径(节点之间的通信)。数据流算法主要考虑数据的流动而不考虑实际的计算过程，因此对于并行硬件上的并发实现方式而言，数据流算法是用于描述数字信号处理应用的自然模式。对于并发实现方式而言，任务被分成之后被调度到并行处理器上的子任务。

例如，图1A示出了描述计算y[n]＝ay[n-1]+x[n]的电路框图。这是一种反馈函数，其中计算输出y[n]依赖于其之前输出y[n-1]的值。该框图示出了用于存储输出y的之前值的延迟块D，该延迟块D可以是延迟寄存器。乘法块X用于将延迟输出y[n-1]与常数a相乘。加法块“+”用于将输入x[n]与乘法后的延迟输出ay[n-1]相加。电路框图的关键特征是能够从该电路框图中理解并获得电路的功能。例如，计算y[n]＝ay[n-1]+x[n]能够在电路操作级从图1A的电路框图中被计算出。

图1B示出了该框图的数据流图，其中节点A表示加法块以及节点B表示乘法块。从B到A的边缘(B→A)表示从乘法块到加法块的数据路径，而从A到B的边缘(A→B)表示从加法块到乘法块的数据路径。延迟D被插入从A到B的数据路径中，以表明从A到B的边缘(A→B)包含一个延迟(例如，1个时钟周期的延迟)。输入分支x[n]和输出分支y[n]以虚线示出，主要是用于说明与图1A中的框图的相互关系。实际上，通常不在数据流图中示出输入和输出分支(例如，图1C)。可替换地，延迟D可以示出在边缘的附近(图1C)。

其他信息也可以被包含在数据流图中，例如，表明节点A和B的执行消耗了一个数据样本并产生了输出的、与同步数据流图相关的信息。这由来自到达节点A/B的边缘的数字1以及来自离开节点A/B的边缘的数字1表示。每个节点都可以具有与其相关联的执行时间，例如，执行节点A(加法计算)所需的时间量是2个时间单位(例如，2个时钟周期)，而执行节点B(乘法计算)所需的时间量是4个时间单位。这分别由节点A和节点B附近的括号(2)和(4)中的数字表示。