[发明专利]用以在DDR DRAM写入期间三态控制未使用数据字节的方法、系统及设备

说明书

技术领域

本发明大体涉及内存处理，尤其涉及一种使用数个双倍数据率(DDR)内存的方法、系统及设备。 

背景技术

双倍数据率(DDR)动态随机存取内存(DRAM)为一种使用于装置中的内存集成电路以达成两倍于先前单倍数据率DRAM的频宽。这是藉由两次唧取(亦即，在时钟讯号的升缘及降缘都传输数据)而不增加相关的时钟频率来实现。双直列内存模块(DIMM)为包含一序列的动态随机存取内存集成电路的内存模块。基于DDR-DRAM的DIMM具有两倍于时钟速率的数据。这可藉由时钟控制数据选通(data strobe)的升缘及降缘来达成。目前对于双倍数据率(DDR)双直列内存模块(亦即，DDR DIMM))的写入交易，期望所有数据驱动器在写入操作期间可传送。在写入操作期间，所有传送器(亦即，数据驱动器)能起作用，即使在此类操作期间没有使用所有的数据驱动器。因此，对于DDR DIMM的写入交易，会期望所有的数据驱动器为可传送，因而不必要地消耗电力。这导致浪费电力，而为现今集成电路及装置的关键问题。 

此外，目前的低功率DDR设计可能没有与DDR接收器关连的端子。此类DDR设计仍送出数据位，即使该等数据位被内存屏蔽及储存。不过，有些图形DDR(GDDR)被组态成在接收器侧具有上拉以供电的端子。这些GDDR装置在写入操作期间常包含所有的数据驱动器。在GDDR装置中，如果接收端子被组态成只有上拉(或只有下拉)时，会让驱动器在驱动1时(或在下拉的情形下为0)开通，以使該装置不浪费电力，因为该驱动器及端子被拉往相同的方向。在此类GDDR装置中，GDDR也有可能三态控制(亦即，关闭)数据驱动器，而不是在功率上拉端子的过程中驱动1，或接地下拉端子的过程中驱动0。因此，对于有供电端子的GDDR装置，驱动1可导致零I/O耗电量。不过，至于DDR装置，在 DDR接收器终止供电时，驱动1的此种方法不会导致此类DDR装置的零耗电量。 

由于使用DDR内存的许多装置为电池供电型，因此除了其它事项以外，亟须更有效地减少耗电量以便，例如，增加此类装置的电池寿命。 

附图说明

由以下的说明及附图可更加明白本内容，其中相同的元件符号表示相似的元件。 

第1图的例示方块图显示经组态成在双倍数据率(DDR)内存交易期间可节省电力的内存接口电路系统。 

第2图的例示方块图显示经组态成在DDR内存交易期间可节省电力的内存接口电路系统的另一具体实施例。 

第3图显示用于实现内存接口电路系统的电路级描述。 

第4图以流程图显示控制内存中的数据字节的方法。 

第5图以流程图显示用以控制内存中的数据字节的另一方法。 

第6图显示例示的处理装置中可用来实现描述于本文的技术的区块。 

具体实施方式

在一实施例中，内存接口电路包含多个数据总线驱动器与经设计成可被操作以回应写入驱动器屏蔽信息的逻辑。若需要，可将该等总线写入驱动器及逻辑实现于个别的集成电路。该等总线驱动器经设计成可回应写入操作。也可将该逻辑设计成在写入操作期间基于写入驱动器屏蔽信息可选择性地去能该等数据总线驱动器中的任一者。也揭示相关的方法。 

除了其它的优点以外，该内存接口电路、方法及系统所消耗的电力小于使用双倍数据率(DDR)内存的习知内存接口电路、方法及系统。在一实施例中，藉由判断那些数据总线驱动器实际需要传送以及那些数据总线驱动器不需要传送，使得该内存接口电路可减少在DDR写入操作时的耗电量。 

在一实施例中，可提供至少一个选通驱动器(strobe driver)以产生该写入操作的预定时钟间隔的选通信号。可提供至少一数据屏蔽驱动器用来接收写入驱动器屏蔽信息及产生判断那些数据字节要屏蔽的输出。每个数据屏蔽驱动器可耦合至逻辑模块。该逻辑模块则可选择该等数据总线驱动器中的至少一者。 

在一实施例中，该逻辑模块包含或门结构。该或门结构包含各自具有回应写入驱动器屏蔽信息的输入端的多个或门。每个或门的输出端可耦合至各自的总线驱动器。