[发明专利]半导体集成电路

权利要求书

1.一种半导体集成电路，其特征在于，

具备在第1电源和第2电源之间串联连接的P型MOS晶体管和两个以上的N型MOS晶体管，

输入端子连接于所述P型MOS晶体管的栅极端子和所述两个以上的N型MOS晶体管的栅极端子，

具有与输出端子连接的1个以上的电容元件，其中所述输出端子是，所述P型MOS晶体管、和所述两个以上的N型MOS晶体管中的与所述P型MOS晶体管连接的N型MOS晶体管之间的接点，

所述P型MOS晶体管的驱动能力大于所述串联连接了两个以上的N型MOS晶体管的驱动能力。

2.根据权利要求1所述的半导体集成电路，其特征在于，

在设所述串联连接了两个以上的多个N型MOS晶体管的总驱动能力为1的情况下，所述P型MOS晶体管的驱动能力为2以上。

3.根据权利要求1所述的半导体集成电路，其特征在于，

在所述各P型以及N型MOS晶体管的沟道长度全部相等的情况下，

所述P型MOS晶体管的沟道宽度构成为将所述N型MOS晶体管的沟道宽度除以所述多个N型MOS晶体管的串联级数而得到的值的4倍以上的沟道宽度。

4.根据权利要求1所述的半导体集成电路，其特征在于，

在所述各P型以及N型MOS晶体管的沟道宽度全部相等的情况下，

所述P型MOS晶体管的沟道长度构成为对所述N型MOS晶体管的沟道长度乘以所述多个N型MOS晶体管的串联级数而得到的值的1/4以下的沟道长度。

5.根据权利要求1～4中任意一项所述的半导体集成电路，其特征在于，

还构成为能够分别控制所述P型MOS晶体管或所述各N型MOS晶体管的基板电位。

6.根据权利要求1～5中任意一项所述的半导体集成电路，其特征在于，

还具有1个以上的P型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的P型MOS晶体管连接于所述串联连接的多个N型MOS晶体管彼此的连接节点和所述第1电源之间。

7.根据权利要求1～5中任意一项所述的半导体集成电路，其特征在于，

还具有1个以上的P型MOS晶体管，其栅极端子连接于所述输入端子，该1个以上的P型MOS晶体管连接于所述串联连接的多个N型MOS晶体管彼此的连接节点和所述输出端子之间。

8.根据权利要求1～7中任意一项所述的半导体集成电路，其特征在于，

所述电容元件至少由P型MOS晶体管或N型MOS晶体管中的任一者构成，

在由所述P型MOS晶体管构成的电容元件和由所述N型MOS晶体管构成的电容元件共存的情况下，由所述P型MOS晶体管构成的电容元件的电容值，小于由所述N型MOS晶体管构成的电容元件的电容值。

9.根据权利要求1～7中任意一项所述的半导体集成电路，其特征在于，

所述电容元件至少由P型MOS晶体管或N型MOS晶体管中的任一者构成，

在由所述P型MOS晶体管构成的电容元件和由所述N型MOS晶体管构成的电容元件共存的情况下，由所述P型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积，小于由所述N型MOS晶体管构成的电容元件的沟道长度和沟道宽度的积。

10.一种半导体集成电路，其特征在于，

具备在第1电源和第2电源之间串联连接的两个以上的P型MOS晶体管以及N型MOS晶体管，

输入端子连接于所述N型MOS晶体管的栅极端子和所述两个以上的P型MOS晶体管的栅极端子，

具有与输出端子连接的1个以上的电容元件，其中所述输出端子是，所述两个以上的P型MOS晶体管中的与所述N型MOS晶体管连接的P型MOS晶体管、和所述N型MOS晶体管之间的接点，

所述N型MOS晶体管的驱动能力大于所述串联连接了两个以上的P型MOS晶体管的驱动能力。

11.根据权利要求10所述的半导体集成电路，其特征在于，

在设所述串联连接了两个以上的多个P型MOS晶体管的总驱动能力为1的情况下，所述N型MOS晶体管的驱动能力为2以上。