[发明专利]非易失性半导体存储器

说明书

技术领域

本发明涉及在半导体基板的沟道区域与栅电极之间具有电荷积蓄部的非易失性半导体存储器。

背景技术

近年来，作为MONOS型的非易失性半导体存储器的发展型，开发出在隧道氧化膜中插入了包含Si微晶等导电性微粒的微粒层的构造的非易失性半导体存储器(例如，参照专利文献1)。该存储器成为如下构造：能够经由用隧道氧化膜夹住满足库仑阻塞条件的Si微晶的二重隧道接合，在Si表面与Si氮化膜(电荷积蓄层)中的陷阱能级之间通过隧道电流输入输出电荷。

而且，在存储保持时，通过Si微晶的库仑阻塞效应和量子限制所致的势垒ΔE，信息电荷的隧道被遮断。因此，能够依照exp(ΔE/k_BT)指数函数地改善存储保持特性。另一方面，在写入/删除时，施加适合的写入/删除电压，从而不受到势垒ΔE的影响地对信息电子进行隧道化。因此，能够实现高速的写入/删除。

不过，为了提高该种半导体存储器的微细化，需要各层的薄膜化。但是，为了不使电荷积蓄层中积蓄的电荷释放到栅电极侧，需要使阻挡绝缘膜充分厚，存在相比于隧道绝缘膜，阻挡绝缘膜的薄膜化更难这样的问题。另外，为了增加容量，多值化是有效的，但在使用了微粒的存储器中，存在难以多值化这样的问题。

另一方面，提出了使微粒自身积蓄电荷的非易失性半导体存储器(例如，参照专利文献2)。但是，在这种半导体存储器中，为了使微粒自身积蓄电荷，需要高度控制微粒的粒径以及分散，存在可靠性低这样的问题。

专利文献1：日本特开2003-078050号公报

专利文献2：日本特开2003-318293号公报

发明内容

本发明的目的在于提供一种能够减小阻挡层等绝缘膜的膜厚，而适合于微细化的构造的非易失半导体存储器。

本发明的一实施方式提供一种非易失性半导体存储器，其特征在于，具备：第1栅极绝缘膜，形成于半导体基板的沟道区域上；第1微粒层，形成于所述第1栅极绝缘膜中，包含满足库仑阻塞条件的第1导电性微粒；电荷积蓄部，形成于所述第1栅极绝缘膜上；第2栅极绝缘膜，形成于所述电荷积蓄部上；第2微粒层，形成于所述第2栅极绝缘膜中，包含平均粒径与所述第1导电性微粒不同、且满足库仑阻塞条件的第2导电性微粒；以及栅电极，形成于所述第2栅极绝缘膜上。

根据本发明，通过不仅在电荷积蓄部的沟道侧而且在栅极侧的绝缘膜中也形成微粒层，能够减小阻挡层等绝缘膜的膜厚，由此能够实现元件的微细化。

附图说明

图1是示出第1实施方式的非易失性半导体存储器的元件构造的剖面图。

图2是示出第1实施方式的非易失性半导体存储器的制造工序的剖面图。

图3是第1实施方式的非易失性半导体存储器中的能带图。

图4是示出第1实施方式的变形例的元件构造的剖面图。

图5是示出第2实施方式的非易失性半导体存储器的制造工序的剖面图。

图6是第2实施方式的非易失性半导体存储器中的能带图。

图7是示出第2实施方式的变形例的元件构造的剖面图。

图8是示出第3实施方式的非易失性半导体存储器的制造工序的剖面图。

图9是第3实施方式的非易失性半导体存储器中的能带图。

图10是示出第3实施方式的变形例的元件构造的剖面图。

图11是示出第4实施方式的非易失性半导体存储器的制造工序的剖面图。

图12是第4实施方式的非易失性半导体存储器中的能带图。

图13是示出第4实施方式的变形例的元件构造的剖面图。

图14是示出第5实施方式的非易失性半导体存储器的制造工序的剖面图。

图15是第5实施方式的非易失性半导体存储器中的能带图。

图16是示出Si微晶径与泄漏电流的关系的特性图

图17是示出第5实施方式的变形例的元件构造的剖面图。

图18是示出第6实施方式的非易失性半导体存储器的制造工序的剖面图。

图19是示出第6实施方式的变形例的元件构造的剖面图。

(符号说明)