[发明专利]占空比校正器和占空比校正方法

权利要求书

1.一种用于从输入时钟信号生成具有所需占空比的输出时钟信号的占空比校正器(10)，包括：

用于从输入时钟信号生成脉冲时钟信号的脉冲生成级(52，54，56)，所述脉冲生成级将所述输入时钟信号的上升沿转换成脉冲，每个脉冲都短于所需占空比乘以时钟周期；以及

用于从所述脉冲时钟信号生成所述输出时钟信号的脉冲展宽级(12，14，16，20，26，70)，所述脉冲展宽级将所述脉冲时钟信号的下降沿延迟受控的延迟。

2.根据权利要求1所述的占空比校正器(10)，其中，所述输出时钟信号的上升沿相对于所述输入时钟信号的上升沿的延迟与所述输入时钟信号的占空比无关。

3.根据权利要求1所述的占空比校正器(10)，其中，与所述时钟周期相比，所述输出时钟信号的上升沿相对于所述输入时钟信号的上升沿的延迟短。

4.根据权利要求1所述的占空比校正器(10)，其中，所述脉冲生成级包括：

用于延迟并反相所述输入时钟信号以生成反相且延迟的输入时钟信号的延迟和反相分支(54)；以及

设置为接收所述输入时钟信号作为第一输入并接收所述反相且延迟的输入时钟信号作为第二输入的AND门或NAND门(56)。

5.根据权利要求1所述的占空比校正器(10)，其中，脉冲展宽级(12，14，16，20，26，70)包括用于从所述脉冲时钟信号生成原始输出时钟信号的控制级(12，14，16，20，26)，所述控制级具有可控的上升时间或可控的下降时间。

6.根据权利要求5所述的占空比校正器(10)，其中，所述控制级包括：

CMOS反相器(12，14，16，26)，所述CMOS反相器(12，14，16，26)包括用于输出高的第一PMOS晶体管(14)和用于输出低的第一NMOS晶体管(16)，以及

耦接在所述第一PMOS晶体管(14)的源极和高偏置电势(22)之间的第二PMOS晶体管，使得所述控制级的上升时间根据所述第二PMOS晶体管处的栅源电压；或

耦接在所述第一NMOS晶体管(16)的源极和低偏置电势(24)之间的第二NMOS晶体管(20)，使得所述控制级的下降时间根据所述第二NMOS晶体管(20)处的栅源电压。

7.根据权利要求6所述的占空比校正器(10)，其中，所述控制级包括第二PMOS晶体管，且所述第一NMOS晶体管(16)的源极短接到低偏置电势(24)，或其中，所述控制级(12，14，16，20，26)包括第二NMOS晶体管(20)，且所述第一PMOS晶体管(14)的源极短接到高偏置电势(22)。

8.根据权利要求5所述的占空比校正器(10)，其中，所述脉冲展宽级(12，14，16，20，26，70)还包括用于从所述原始输出时钟信号生成所述输出时钟信号的精化级(28，30，32)。

9.根据权利要求8所述的占空比校正器(10)，其中，所述精化级包括下列中的至少一个：反相或正相缓冲器(28，30，32)、比较器、或施密特触发器。

10.根据权利要求1所述的占空比校正器(10)，还包括：

用于根据所述输出时钟信号的占空比生成控制信号的占空比检测器(34，36，38，40，42，44)；以及

用于将所述控制信号递送至所述脉冲展宽级(12，14，16，20，26，70)以便在占空比小于所需占空比时增大所述受控的延迟且在占空比大于所需占空比时减小所述受控的延迟的反馈路径(50)。

11.根据权利要求10所述的占空比校正器(10)，其中，所述占空比检测器(34，36，38，40，42，44)包括：

电容器(40)；

与电容器(40)耦接的第一电流源(36)，以便在输出时钟信号为高时增加电容器(40)的电荷；以及

与电容器(40)耦接的第二电流源(38)，以便在输出时钟信号为低时减少电容器(40)的电荷。

12.根据权利要求1所述的占空比校正器(10)，其被实现为集成电路或构成集成电路的一部分。

13.一种同步电路(60)，其包括根据权利要求1所述的占空比校正器(10)。