[发明专利]存储器芯片

说明书

技术领域

本发明有关于一种存储器芯片，特别是有关于一种判断电路，用以根据一存储器芯片的选择输入垫的状态来判断该存储器芯片是操作为单一存储器晶粒或是堆迭存储器晶粒中的一者。

背景技术

图1表示256Mb的存储器芯片。参阅图1，存储器芯片1包括23个地址输入垫(address pad)A0～A22、一选择输入垫OP、以及闲置输入垫NC。当存储器芯片1操作为单一存储器晶粒时，选择输入垫OP及闲置输入垫NC都处于浮置状态。存储器芯片1内部的弱上拉/下拉电路(weak pull high-lowcircuit)逐渐地将连接于选择输入垫OP的内部节点拉至一高/低电压准位。在以下的说明中，是以弱上拉电路及弱下拉操作为例来说明。

在一些应用中，至少两个图1的存储器芯片1可堆迭形成一个存储器装置。如图2所示，以具有两个堆迭的256Mb存储器芯片20及21的512Mb存储器装置2为例来说明。堆迭的存储器芯片20及21中每一者具有与图1的存储器芯片1相同的结构，且存储器芯片1的闲置输入垫NC作为第24个地址输入垫A23，以定址两该存储器芯片20及21。上方存储器芯片20堆迭在下方存储器芯片21之上，且两者之间存在着间隙23。图3表示介于存储器芯片20及21的地址输入垫A0～A23间的连接状况。为了清楚地表示此连接状况，以并排配置来呈现存储器芯片20及21，然而实际上，上方存储器芯片20堆迭于下方存储器芯片21之上，如图2所示。参阅图3，存储器芯片20的地址输入垫A0～A23分别连接存储器芯片21的地址输入垫A0～A23于地址输入垫A0’～A23’。存储器芯片20及21通过地址输入垫A0’～A23’接收地址信号。

在图3中，上方存储器芯片20的选择输入垫OP连接高电压源VDD，且连接此选择输入垫OP的内部节点因此处于高准位。下方存储器芯片21的选择输入垫OP连接低电压源VSS，且连接此选择输入垫OP的内部节点因此处于低准位。因此，当地址输入垫A23’接收一高逻辑准位信号(H)时，上方存储器芯片20被使能，而下方存储器芯片21则不被使能。相反地，当地址输入垫A23’接收一低逻辑准位信号(L)时，下方存储器芯片21被使能，而上方存储器芯片20则不被使能。

因此，一个存储器芯片(例如存储器芯片20及21)根据其选择输入垫的状态可操作在三个模式下。在第一模式下，当存储器芯片的选择输入垫OP处于浮置状态，存储器芯片操作为单一存储器晶粒。在第二模式下，当存储器芯片的选择输入垫OP被连接至高电压源VDD时，该存储器芯片操作为两堆迭存储器晶粒中的上方存储器晶粒。在第三模式下，当存储器芯片的选择输入垫OP被连接至低电压源VSS时，该存储器芯片操作为两堆迭存储器晶粒中的下方存储器晶粒。在这三个模式下，连接存储器芯片的选择输入垫OP的内部节点分别地被弱上拉(weakly pulled high)、强上拉(strongly pulled high)、及强下拉(strongly pulled low)。根据上述，当一存储器芯片在第一模式与第二模式下操作时，连接其选择输入垫OP的内部节点被上拉。因此，当内部节点处于高准位时，存储器芯片无法判断其本身正操作为单一存储器晶粒(第一模式)下或操作为两堆迭存储器晶粒中的上方存储器晶粒(第二模式)。此状况可能会发生在作为两堆迭存储器晶粒中上方存储器晶粒的存储器芯片的需求上，例如图2的上方存储器芯片20。

假设弱下拉电路及弱下拉操作应用于浮置的选择输入垫OP。根据上述说明，当一存储器芯片在第一模式与第三模式下操作时，连接其选择输入垫OP的内部节点被下拉。因此，当内部节点处于低准位时，存储器芯片无法判断其本身正操作为单一存储器晶粒(第一模式)下或操作为两堆迭存储器晶粒中的下方存储器晶粒(第三模式)。此状况可能会发生在作为两堆迭存储器晶粒中下方存储器晶粒的存储器芯片的需求上，例如图2的上方存储器芯片21。

因此，期望提供一种判断电路，其可判断一存储器芯片正操作为单一存储器晶粒或是堆迭存储器晶粒中的一者。

发明内容