[发明专利]用于可编程晶体管阵列的电路和方法

说明书

本申请要求于2009年1月22日提交的名为“Circuits and Methods for Programmable Transistor Array”的美国临时申请第61/146433号的优先权， 其全部内容结合于此作为参考。

技术领域

本发明涉及用于提供改进的集成电路设计的方法以及用于使用预先配 置的晶体管的阵列设计集成电路同时保持与现有设计方法和当前可用计算 机自动化设计工具兼容的方法。

背景技术

执行新识别的功能的集成电路的设计已经发展了很多年。近来，确定 用于新限定的集成电路的需要(例如，将多种功能集成到一块芯片中)的 系统级设计者使用两种基本的方法。在第一种已知方法中，使用现场可编 程门阵列(FPGA)。在第二种已知方法中，使用专用集成电路(ASIC)。 这些现有技术方法的每一种都具有以下详细描述的缺点。

图1示出了专用集成电路(ASIC)或“系统集成芯片”(SOC)设计100 的框图，其可以使用基于当前单元的设计方法(CBD)来获得。在图1中， 嵌入式功能模块101(其为已知功能模块，诸如微处理器、RISC处理器、 模数转换器、诸如用于移动电话或无线装置的无线电收发机或诸如存储模 块的其他已知功能模块)结合有多个用户限定的逻辑单元。还示出了另一 功能模块102，其可以为例如嵌入式存储器。逻辑单元104被示出设置在 分隔快105(partition block)中的行中。路由(routing，布线)通道106提 供各种块和逻辑单元之间的连接。

图2示出了用于使用现有技术CBD方法执行集成电路设计的现有技术 设计流程。图2的步骤可使用商业可用的电子设计自动化(EDA)工具来 执行。在第一步骤211中，执行系统设计步骤。系统设计可使用商业可用 的多种工具来执行，诸如硬件描述语言(HDL)和VHDL描述，已知功能 模块可用作卖方许可的可再用模块，诸如被称为“IP”的处理器和DSP模块， 或可呼叫程序，软件建模可以在各种环境中进行。使用高级描述结构来执 行典型的系统设计，然后使用EDA工具来执行仿真以验证由行为HDL或 VHDL模型指定的功能模块是否正确。即，仿真验证设计模型事实上给出 了对于给定的输入或条件集合的正确输出，以及所描述的设计将满足整个 功能要求。在一些情况下，可以在单个系统模型中限定多个集成电路，在 其他情况下，可以限定专用集成电路。

一旦完成用于集成电路的系统限定，设计流程就过渡到逻辑合成步骤 213。在自动化逻辑合成过程中，通过EDA合成工具，将行为模型替换为 基于特定已知功能的在功能等价寄存器晶体管级(RTL)或基于逻辑的模 型。例如，在VHDL模型中的变量之间的选择可以由多路复用RTL描述来 代替；VHDL模型中的存储语句可以由寄存器或锁存器的RTL描述代替， 延迟可以由延迟线代替，“增加”语句可以由加法器RTL表示代替等等。通 常使用在系统设计步骤的仿真中获得的测试图样，逻辑合成处理得到器件 的第二次描述，然后可以通过另一仿真和测试处理在功能上进行验证。

在逻辑合成213完成之后，该器件可以被描述为技术独立的逻辑功能 模块的网表。功能可包括寄存器传输语言(RTL)或类似寄存器以及包括 元件的逻辑级描述，诸如加法器、寄存器、多路复用器等的描述。EDIF或 其他输出格式可以被提供用于逻辑级网表。

一旦完成用于基于单元设计的技术独立逻辑模块，就通过使用标准单 元库和使用技术映射工具，再次将技术独立逻辑级描述转变成技术相关标 准单元的网表模型或用于已知功能的功能模块。标准单元方法代替技术相 关门级模型用于技术独立逻辑模型。在进行技术映射的过程中，可以考虑 随着处理技术改变的门加载(gate loading)、驱动强度以及其他特定参数。 新网表被填充有来自标准单元库的合适电路，以实现特定半导体处理中希 望的电路。再次需要进行验证处理，以验证技术相关门级网表，并且门级 模型中实际使用的单元和连接在功能上等价于行为模型。

在将标准单元库映射到设计上之后，自动化设计工具可将电路元件放 置在所提出的电路布置中。电路设计者可协助进行基于设计者知道的特定 参数或设计需要的布置，例如，存储器可以邻近集成电路的外部放置以使 其在物理上接近外部数据总线。可选地，本领域中已知可以使用的自动布 置工具。