[发明专利]埋入式栅极字元线装置的堆迭式电容结构及电容制造方法

说明书

技术领域

本发明系有关于一种堆迭式电容结构的制造方法，特别有关于埋入式栅极字元线连结DRAM装置的堆迭式电容结构的制造方法。

背景技术

埋入式栅极字元线连结(Buried Wordline DRAM)技术，不同于传统的沟槽式(Trench)技术，而是以沟槽为基础改良的标准堆迭电容器技术，具有效能、低功耗和小尺寸芯片等特点，进而发展出达成完全垂直单元(vertical cells)的技术领域突破。

在先前技术中，在制作埋入式栅极字元线连结DRAM装置的堆迭式电容结构时，需配合制作极高深宽比的电容结构的制造工艺。图1A和图1B系显示传统堆迭式电容结构的部分制造工艺的示意图。请图1A，形成一介电层2于一半导体基底1上。接着形成高深宽比的电容开口5于介电层2中，并且沉积一导电层3(做为电容结构的下电极)于介电层2和电容开口5内侧壁上。接着，请参阅图1B，施以化学机械研磨将介电层2表面上的导电层3移除，再以湿刻刻蚀制造工艺，或称模版刻蚀(mold etch)，回刻蚀介电层2露出导电层3的上部分，形成部分外露的电容杯体，以利进行后续的制造工艺。

随着存储器阵列区的电容密度提升，电容结构的间距就愈靠近。尤其是，在进行上述形成电容杯体的步骤时，常因光刻制造工艺的曝光失焦(defocus)，或者由于刻蚀开口制造工艺造成局部区域刻蚀率不同，所导致电容杯口刻蚀深度不足，如第1C图的开口5’和5”所示。进而导致在后续制造工艺时，例如模版刻蚀(mold etch)，电容杯体的底部因失去支撑而倒塌或剥离，如图1D的电容杯体3’和3”所示。

发明内容

本发明目的之一提供一种堆迭式电容的制造方法，包括：提供一基底具有一记忆胞阵列区域和一周边区域，其中所述记忆胞阵列区域包括多个电容堆迭的结构，所述周边区域具有一对准标记；形成一第一介电层于该基底上；形成一稳定堆迭层包括一氮化硅层和一氧化硅层于该第一介电层上；形成一第二介电层于该稳定堆迭层上；实施一第一图案化步骤以形成多个电容开口于记忆胞阵列区域及一沟槽环绕该对准标记；顺应性地沉积一第一电极层于该基底上并填入所述多个电容开口与沟槽的内侧表面上；沉积一第三介电层于该第一电极层上并覆盖整个基底上，并填满电容开口与沟槽的内部；平坦化该第三介电层并移除该第二介电层表面上多余的第三介电层；实施一第二图案化步骤将该第二介电层图案化，定义出一第一开口露出该电容开口的表面以及一第二开口露出该沟槽所环绕的区域；依序移除该第一和第二开口所露出的该第三介电层和该稳定堆迭层的该氧化硅层部分；顺应性地沉积一高介电常数介电层和一第二电极层于该基底上并填入所述多个电容开口与沟槽的内侧表面上；沉积一金属层于该基底上并填满所述多个电容开口与沟槽的内部；图案化该金属层露出该周边区域的一开口区域；移除该周边区域的该开口区域下方的该稳定堆迭层和该第一介电层，并露出该对准标记；以及沉积一第五介电层于该基底上并填入该周边区域的该开口区域，并接着将该第五介电层平坦化。

本发明另一目的提供一种埋入式栅极字元线DRAM装置的堆迭式电容结构，包括：一基底具有一记忆胞阵列区域和一周边区域，所述周边区域具有一对准标记；一第一介电层设置于该基底上；一稳定堆迭层设置于该第一介电层上；一第二介电层于该稳定堆迭层上；以及多个堆迭式电容结构设置于记忆胞阵列区域及一阻障结构环绕该对准标记设置于该周边区域；其中于该周边区域的该对准标记上方与该阻障结构的内部为一透明的第三介电层。

为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1A和图1B显示传统堆迭式电容结构的部分制造工艺的示意图；

图1C为显示对应图1A的开口，因曝光失焦或因局部区域刻蚀率不同，所导致电容开口深度不足的示意图；

图1D显示对应图1B的电容杯体，在进行模版刻蚀后，造成电容杯体崩塌或剥离的示意图；

图2显示藉由增加氮化硅/氧化硅层的帮助，避免堆迭式电容杯体结构倒塌的示意图；

图3A显示根据本发明之一实施例的埋入式栅极字元线连结DRAM装置的平面示意图；

图3B和图3C为显示图3A的局部区域R的示意图；

图4A-图4J显示根据本发明的实施例的堆迭式电容杯体结构于制造过程中各步骤的剖面示意图。

主要元件符号说明：

1～半导体基底；

2～介电层；

3～导电层；

3’、3”～倒塌、剥离的电容杯体；

5～电容开口；