[发明专利]系统芯片外建自测试数据的压缩方法及专用解码单元

说明书

【技术领域】

本发明涉及集成电路测试技术，特别是对系统芯片(System-on-a-Chip， 简称SoC)的外建自测试(Built-Off Self-Test，BOST)方法中测试数据压缩 方法及专用解码单元。

【背景技术】

集成电路技术的发展使得可在一个芯片中集成数以亿计的器件，并且可 以集成预先设计和经过验证的IP，如存储器，微处理器，DSP等。这种多元 化的集成芯片已经成为能处理各种信息的集成系统，被称为片上系统或系统 芯片。SoC大大降低了系统成本，缩短了设计周期，加快了产品上市时间， 但是SoC产品的测试面临越来越多的挑战，如：

1、芯片测试点少，可直接控制或观测的测试点有限，通常只能通过芯片 有限的输入/输出引脚进行测试而芯片内部节点很难通过宏观机械装置直接 控制或观测。

2、自动测试设备(简称ATE)价格昂贵，芯片的设计和制造技术发展速 度比ATE的设计和制造技术发展快，芯片的时钟频率已超过了目前最先进的 ATE的频率，无法进行全速测试。

3、测试数据量大，SoC中集成的IP越多，所需测试数据量就越大。预 计到2014年存储测试向量所需存储器的容量是1999年的150倍，将会超过 ATE的存储深度。

芯片的测试已成为制约集成电路发展的一个“瓶颈”。已有大量的文献 对集成电路的测试方法展开研究，主要有内建自测试(Built-In Self-Test， 简称BIST)和外建自测试两种方法。内建自测试方法，依靠芯片自身的资源 完成对芯片的测试。此方法将测试模式生成器TPG、测试过程控制和测试响 应评价功能模块嵌入在被测电路CUT上，摆脱了对ATE的依赖，减少了测试 费用。但由于BIST生成的多是伪随机测试向量，测试时通常存在着抗随机故 障(Random Resistant Fault，简称RRF)，故BIST存在故障覆盖率不高、测 试序列较长的弊端。虽然可以通过加权或采用混合模式的BIST等方法来进一 步提高测试效率，但随着电路规模的扩大，RRF的增多，要付出的硬件开销 将显著增加。

外建自测试方法又称为测试源划分技术，此方法将所需的测试向量经过 压缩存储在ATE中，测试期间，通过片上的解压电路将其还原施加到被测电 路上。它同样是将一些测试资源从ATE移入到芯片中，以达到减少测试数据 量、缩短测试时间的目的，并能允许使用低速ATE而不降低测试质量。该方 法不需要了解被测设计(Design Under Test，简称DUT)的具体内部结构， 可以很好的保护知识产权，因而得到了广泛地应用。

由于SoC测试数据的特殊性，一个好的测试源划分技术，需要在压缩率、 解码硬件开销和控制协议三个方面做出权衡。经典的方法有基于游程的编码 方法，基于统计的编码方法、基于字典的编码方法和基于折叠计数器的方法。 基于游程的编码方法有：Golomb码、FDR码、EFDR码、交替码、交替连续码 等编码方法，但这类方法都存在着控制协议复杂等问题；基于统计的编码方 法有：选择哈夫曼编码、变长哈夫曼编码，但这类方法存在解压硬件开销大， 解码过程复杂等问题；基于字典的编码方法有：LZ77、LZ78、LZW等，但这 类方法需要存储字典开销大，同时大量的变长索引使解码非常复杂。基于折 叠计数器的方法能够将整个测试集嵌入到多个折叠集中，这样将整个测试集 的存储变成了多个折叠种子的存储，是一种非常优秀的方法，然而由于折叠 集的翻转规律的单一性，使得单个折叠集所能嵌入的测试向量个数非常少， 最后需要的折叠集的数量仍然很大；折叠集的另一缺点是从折叠种子到折叠 向量之间的还原是串行的，因此其应用时间很长，这增加了测试过程。

【发明内容】

本发明所要解决的技术问题是为避免上述现有技术所存在的不足之处， 提供一种非侵入式的外建自测试测试数据压缩方法及专用解码单元，无需改 变被测试的电路结构，即可达到并行还原翻转序列的目的，降低所需测试数 据的存储容量，缩短测试应用时间。

本发明是通过以下技术方案解决上述技术问题的：系统芯片外建自测试 数据的压缩方法，具体步骤如下：

a、采用自动测试模式生成工具ATPG，生成确定的完全测试集T，其测试 向量个数为N；