[发明专利]提高分栅式闪存耐用性的擦除方法

说明书

技术领域

本发明涉及半导体领域的数据存储器的擦除方法，尤其涉及一种共享字线 的分栅式闪存的擦除方法。

背景技术

闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究 的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各 类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等 移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体 管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存 储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只 读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部 分市场份额，成为发展最快的非挥发性半导体存储器。

然而现有的闪存在迈向更高存储密度的时候，通常利用缩小器件尺寸来提 高存储密度，分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的 时候都体现出其独特的性能优势。

如何提高分栅式闪存在各种编程过程中的耐用性为业界较为关注的问题。

发明内容

本发明提出一种提高分栅式闪存耐用性的擦除(Erase)方法，其能够在保 持芯片的擦除功能不变的前提下，有效地分栅式闪存的耐用性。

为了实现上述目的，本发明提出一种提高分栅式闪存耐用性的擦除方法， 所述闪存包括：半导体衬底，其上具有间隔设置的源极区域和漏极区域，所述 源极区域和漏极区域分别设置有位线；字线，设置于所述源极区域和漏极区域 之间；第一存储位单元，位于所述字线与所述源极区域之间，所述第一存储位 单元具有间隔设置的第一控制栅和第一浮栅；第二存储位单元，位于所述字线 与所述漏极区域之间，，所述第二存储位单元具有间隔设置的第二控制栅和第二 浮栅；其中所述两个存储位单元与所述字线之间、以及所述字线和所述半导体 衬底之间均由隧穿氧化层隔开，其特征在于，所述擦除方法包括：在所述源极 区域、漏极区域的字线加不为零的电压V_BL，在所述字线上加电压V_WL＝ V₀+0.6*V_BL，所述第一控制栅、第二控制栅空接，其中V₀为当源极区域、漏极 区域接地时闪存的擦除电压。

可选的，对所述源极区域、漏极区域施加电压为1V、对所述字线施加电压 为11.6V。

可选的，所述两个控制栅为多晶硅控制栅，所述两个浮栅为多晶硅浮栅， 所述字线为多晶硅选择栅。

可选的，所述隧穿氧化层为氧化硅层。

本发明一种提高分栅式闪存耐用性的擦除方法的有益技术效果为：本发明 提供的擦除方法，通过减少在字线上所施加的电压，较大程度地减小闪存芯片 的氧化层所承受的电压，减缓氧化层由于高能电子注入所造成的晶格缺陷，进 而提高闪存芯片整体的耐用性。

附图说明

图1为本发明中分栅式闪存的剖面结构示意图。

图2为通常的擦除方法中对闪存的各部分加电压的示意图。

图3为本发明较佳实施例的擦除方法中对闪存的各部分加电压的示意图。

图4为存储位单元上所加不同的电压与闪存中各个位置所承受的电压的关 系曲线。

图5为闪存处于不同加压条件下沟道内电流的数值曲线。

图6为闪存处于不同加压条件下字线与沟道之间电压的数值曲线。

图7为闪存在第一条件和本发明较佳实施例的擦除方法下的耐久性验证曲 线。

具体实施方式

下面结合附图对本发明的一种提高分栅式闪存耐用性的擦除方法做进一步 的阐述。

首先，请参考图1，图1为本发明中分栅式闪存的剖面结构示意图。