[发明专利]等离子体损伤检测结构及其制作方法

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种等离子体损伤检测结构及其制作方法。

背景技术

在半导体器件的制作过程中，干法刻蚀、离子注入以及化学气相沉积等诸多工艺步骤均会使用等离子体，理论上，所述等离子体对外呈电中性，也就是说，正离子和负离子的数量是相等的。但实际上进入到晶圆的局部区域内的正离子和负离子并不是等量的，这就导致产生大量游离的电荷，使得暴露在等离子体环境中的金属导线或多晶硅等导体就如同天线一样，收集这些游离的电荷。这些天线的长度越长，面积越大，收集到的电荷则越多。当这些天线收集到的电荷达到一定程度的时候，就会产生放电现象，上述放电现象就是通常所说的等离子体损伤(Plasma Induced Damage，PID)效应，也称作天线效应。

随着半导体器件的尺寸不断减小，金属氧化物半导体(MOS)晶体管的栅极氧化层的厚度也不断减小，天线结构所收集的电荷放电产生的电流极易贯穿所述栅极氧化层，从而增大MOS晶体管的漏电流，严重时，甚至会导致MOS晶体管报废。因此，需要采用等离子体损伤检测结构来检测天线效应，所述等离子体损伤检测结构也称作电荷检测晶片(charge monitor wafer)。

具体请参考图1，其为现有的等离子体损伤检测结构的示意图，如图1所示，现有的等离子体损伤检测结构包括：半导体衬底10、第一图层、第二图层、第三图层以及顶层图层。

所述第一图层设置在第一介质层(未图示)中，其中，所述第一图层包括半导体器件21以及保护二极管22，一般的，半导体器件21为MOS晶体管，其包括形成于半导体衬底10上的栅极以及位于栅极两侧的半导体衬底10中的源极和漏极，所述栅极通常包括依次形成于半导体衬底10上的栅极氧化层21a以及栅极电极21b。

所述第二图层设置在第二介质层(未图示)中，所述第二图层包括导线30，该导线30分别与半导体器件21的栅极电极21b和保护二极管22电连接。

所述第三图层设置在第三介质层(未图示)中，所述第三图层包括天线结构41以及底层焊垫42，所述天线结构41与导线30电连接进而与栅极电极21b电连接，所述底层焊垫42与导线30电连接进而与栅极电极21b电连接，保护二极管22位于天线结构41和半导体器件21之间的半导体衬底10上。

所述顶层图层设置在顶层介质层(未图示)中，所述顶层图层包括与底层焊垫42电连接的顶层焊垫50。

所述等离子体损伤检测结构是用于检测金属互连线的天线效应，其由天线结构41收集周围的电荷，通过与栅极电极21b电连接的顶层焊垫50和底层焊垫42，来检测半导体器件21是否被击穿，进而判断其周围的等离子体的浓度是否过大。通常，天线效应的强弱可以用下列关系式表达：

AR＝S_AT/S_G

其中，AR为天线比(Antenna ratio)，S_AT是与半导体器件21的栅极电极21b电连接的天线结构41的面积，S_G是栅极的面积。以R＝400，S_G＝0.18μm²为例，天线结构41的面积则为72μm²，一般来说，顶层焊垫50和底层焊垫42均为标准大小(70μm×70μm＝4900μm²)。

然而，在实际生产中发现，现有的等离子体损伤检测结构具有以下缺点：

首先，在导线30上依次形成第三图层以及顶层图层的过程中，由于底层焊垫42和顶层焊垫50的面积太大，使得底层焊垫42和顶层焊垫50也会如天线一样收集环境中的电荷，并且，在形成第三图层以及顶层图层时，由于天线结构41与导线30是电连接的，因此，底层焊垫42和顶层焊垫50收集到的电荷会经导线30传输到天线结构41，这将导致无法准确检测天线结构41所收集的电荷的大小。

此外，现有技术还在天线结构41和半导体衬底10之间串接一个保护二极管22，并使该保护二极管22与导线30和半导体衬底10电连接，使得天线效应所形成的静电电压大于保护二极管22的击穿电压时，就会首先击穿保护二极管22，电荷经半导体衬底10导走，起到了保护半导体器件21的作用。然而，由于保护二极管22位于天线结构41和半导体器件21之间的半导体衬底10上，且在形成天线结构41时，天线结构41与保护二极管22已经是电连接的，使得天线结构41收集到的电荷也会直接由保护二极管22导走，这同样导致无法准确检测天线结构41无法准确检测天线效应的强弱。

发明内容