[发明专利]流水线微处理器的中断响应确定方法、装置及微处理器核

说明书

技术领域

本发明涉及微处理器体系结构，更具体地说涉及用于流水线微处理器的中断响应确定方法及装置，属于计算机技术领域。

背景技术

现代计算机系统中，作为系统控制中心的微处理器，需要对计算机系统中的众多硬件设备进行管理，所以，它们之间必须维持一套通信机制。众所周知，微处理器的速度跟外部设备的速度往往不在一个数量级上，因此让微处理器采用轮询的方式去管理外部设备显然是低效的。因而，在现有的计算机系统中，外部设备主要通过中断机制通知微处理器。微处理器在接收到中断信号之后，将会停止当前的工作进入中断处理。

在具体实现时，微处理器内部通常又将中断和例外合并起来，利用一套统一的机制进行处理。例外是程序指令执行的异常造成的，在产生的时候它们是与微处理器时钟同步，且例外总是确切的产生在某条指令上，因而对于微处理器而言，例外是一个同步信号。但是中断是由外部设备发出的，其相对于微处理器是一个异步信号，为了利用与例外处理相同的一套机制进行处理，必须要将外部设备的中断信号同步到微处理器时钟上，并最终绑定到某一条指令上。当完成这些处理之后，被绑定的指令就可以触发一种特殊的例外一中断，处理器内部接收到该中断信号后即进入相应的中断处理模式。

在上述的实现方式中，从来自外部设备的中断信号到达微处理器开始，到最终微处理器进入例外处理模式，两个事件之间的时间间隔称为处理器的中断响应延迟。在对于外部设备响应延迟有严格要求的应用领域(例如，工业控制、航空航天)，一个计算机系统进行设计时必须明确各类请求的响应延迟是否在任何情况下都满足设计需要，即：需要明确在最坏的情况下，响应延迟是否满足延迟要求指标。为达到该设计目标，通常需要软硬件的协同设计考虑。

作为一个计算机系统中的控制核心，微处理器中断响应延迟大小的确定性是尤为重要的。然而，当前微处理器多采用流水线结构，因此当进行中断绑定时，微处理器流水线可能同时存在多条指令，选择哪一条指令，或者进一步说选择位于流水线哪一级的指令进行绑定将直接影响到中断延迟。最直接的考虑可以将中断绑定在流水线中第一条即将提交的指令上，这样处理器的响应延迟最小。但是处理器实现精确例外的要求会大大增加此处设计考虑的复杂度。

精确例外是处理例外的一种方法，具体是指，在处理例外的时候，例外之前的指令已经全部完成，例外之后的指令可以重新执行，且重新执行不影响原来指令流的正确执行。在乱序执行的情况下，需要保证一条指令发生例外时的现场与其在顺序执行环境下发生例外的现场一样，这里所指的现场包括寄存器现场和存储器现场。当前主流高性能微处理器都实现了精确例外。

为了满足精确例外的要求，一种实现方式是将对微处理器现场的修改都推迟到确定例外不会产生之后进行，在乱序流水线微处理器中，通常是延迟到指令提交阶段完成。但是这样需要利用大量的存储资源暂存所有指令的操作结果直至指令提交，特别是对于访存指令，需要保存更多的相关内容。这种实现方式下，外部中断可以直接绑定到等待提交的第一条指令上，但是这需要一种很高硬件开销的流水线结构。而且进一步地说，即使利用该方式实现外部中断，也无法满足处理器中断响应延迟的确定性。因为，在特定情况下，外部中断到来时，流水线中没有指令，取指部件在高速缓存中不命中，去外部存储中取指。在这种情况下，中断响应延迟将受到外部存储访存延迟的影响，从而引入不确定性。

综上所述，现有技术的不足需要一种开销低、效率高的设计，以满足用于流水线微处理器的中断响应延迟要求。

发明内容

本发明要解决的技术问题是提供一种流水线微处理器的中断响应确定方法、装置及微处理器核，使得利用较小的开销就能以满足用于流水线微处理器的中断响应延迟要求。

为了实现上述目的，本发明提供一种流水线微处理器的中断响应延迟确定方法，所述流水线包括：取指级、译码级和指令发射级，该方法包括：

当所述微处理器接收到外部中断信号时，阻止新指令的发射，且对处于流水线中的第一条待执行指令标记中断标识；

当检测到流水线中的指令存在中断标识时，清空处理器流水线且触发处理器内部的中断响应。

进一步地，该方法还包括：设置存储待发射和执行指令的重定序排列，此时，所述的流水线中第一条待执行指令具体是：

当重定序排列中存在指令时，第一条尚未发射的指令、或已经发射但尚未执行并将改变微处理器状态的指令；

当重定序排列中不存在指令、但译码或者取指流水级存在指令时，沿着流水线从译码或者取指流水级中进入重定序状态的第一条指令；