[发明专利]一种硬件实时容错的动态局部可重构系统

权利要求书

1.一种硬件实时容错的动态局部可重构系统，包括硬件全局静态区和两 个硬件动态局部重配置区，其特征在于：

硬件全局静态区包括处理器系统、时钟管理模块、实时检错跟踪硬件可重 构模块的决策器、显示控制模块和显示模块；每个硬件动态局部重配置区为 具有配置相同功能的局部可重构模块；

所述的处理器系统包括移植了实时操作系统的RSIC嵌入式中央处理器、 存储模块、利用CoreConnect总线技术与RISC嵌入式中央处理器相连的外部 中断控制模块、内部控制接口配置模块、串口UART模块和总线宏模块；

所述的RSIC嵌入式中央处理器是嵌入到FPGA上的硬核处理器，用于超时 容错控制、外部存储器CompactFlash上的重构比特流任务的调度和管理；

所述的存储模块用来存储软件的启动引导程序和可执行二进制文件；

所述的外部中断控制模块和UART模块是常用的IP核模块，外部中断控制 模块和UART模块都作为RSIC嵌入式中央处理器的外设，外部中断控制模块 用于触发关键中断IRQ或为实时操作系统提供时间片，UART模块用于输入输 出终端的显示；

所述的内部控制接口配置模块用于从外部存储器中读取容错硬件比特流 任务以及实现硬件比特流的配置；

所述的总线宏模块用于实现静态区域和动态区域之间的通信；

所述的实时检错跟踪硬件可重构模块的决策器根据硬件可重构模块内的 相关信号变量的检测来做出局部重配置的决策并通知处理器是否进行硬件容 错，决策的方法为利用判断通道可用的结果或超时进行容错；

所述的实时检错跟踪硬件可重构模块的决策器、内部控制接口配置模块 和局部可重构模块是整个系统的核心模块；

所述的硬件实时容错的动态局部可重构系统，利用了FPGA内部嵌入式内 核PowerPC，将高速的RISC嵌入式中央处理器、内存控制器连接到PLB总线上， 低速的外围设备UART模块、外部存储器、外部中断控制模块、内部控制接口 配置模块连接到OPB总线上，两种总线直接利用PLB20PB总线桥进行通信。