[发明专利]一种通信处理器芯片中的时钟/复位和配置控制器硬核

说明书

技术领域

本发明属于一种通信处理器芯片中的时钟/复位和配置控制器硬核，属于处理器技术和微电子技术领域。

背景技术

时钟是处理器芯片中最重要的信号，微处理器芯片中的所有功能模块都是在时钟信号的驱动下，按照设计好的时序逻辑工作。

通常对处理器的时钟系统就有以下7个方面的要求：

1.须根据各功能模块工作速率的具体要求提供不同频率的时钟信号；

2.在收到处理器根据自身工作模式(包括正常模式、低速模式、空闲模式、睡眠模式)的改变而发出的控制信号时，可以动态地调整各模块时钟信号的频率，以达到降低处理器芯片功耗的目标；

3.微处理器内核通过配置寄存器控制时钟系统；

4.时钟系统在微处理器内核控制下，通过锁相环、多路选择复用器、分频器、时钟门控电路之间的相互配合，输出各功能模块所要求的时钟信号；

5.时钟系统可以通过对输出到各功能模块的时钟信号的开关，实现对各功能模块的使能(即开启)或去使能(即关闭)；

6.时钟系统用于控制各功能模块的使能信号、复位信号须与输出到相应模块的时钟信号保持同步，以避免时钟信号、使能信号、复位信号出现毛刺；

7.需要一个唤醒机制以实现处理器的状态可以从睡眠模式转换到正常模式。

在通信处理器芯片中都会包含有一个时钟控制器硬核，用于实现上述7个方面的功能。然而，若对于时钟控制器的设计仅考虑上述7个方面的因素的话，则远远不足以构成用于通信处理器芯片的时钟控制器硬核。对用于通信处理器芯片的时钟控制器硬核的设计还须考虑下述8个方面的要求：

1.时钟控制器硬核须直接与微处理器核内部高速总线相连接并工作在微处理器核内部高速总线时钟；

2.通信处理器芯片包含微处理器子系统和DSP子系统，DSP子系统中的调制解调器主定时器负责提供与移动通信网络传送时间保持同步的码片定时信号；时钟控制器硬核在睡眠模式与正常模式这2种状态转换过程中，需要与调制解调器主定时器采用握手方式完成调制解调器主定时器时钟信号切换，以保证调制解调器主定时器计时的准确性；

3.时钟控制器硬核对微处理器核内部高速总线时钟的控制必须是独立于其对微处理器子系统其它时钟和DSP子系统的时钟的控制之外的。

4.时钟控制器硬核须使用定时器对调制解调器主定时器的休眠时间计时，以确保调制解调器主定时器在精确的时间点完成睡眠模式与正常模式之间的状态转换。

5.在睡眠模式与正常模式之间的状态转换所涉及的时钟切换过程中，微处理器内核总是先将微处理器核内部高速总线时钟切换到由电压控制振荡器VCXO直接输出的高速时钟。

6.微处理器内核通过时钟控制器硬核控制时钟锁相环、电压控制振荡器VCXO、模拟基带单元BBA的供电开关。

7.时钟控制器硬核须支持使用微处理器复位信号或中断请求信号唤醒处于休眠状态的微处理器内核、DSP核、电压控制振荡器VCXO。

8.时钟控制器硬核须向模拟基带单元提供处理器芯片工作状态指示信号，以及时改变模拟基带单元的工作状态。

发明内容

本发明的目的就是提供一种通信处理器芯片中的时钟/复位和配置控制器硬核，该硬核的设计全面地实现了背景技术中提及的15个方面的要求。该硬核负责产生处理器芯片各功能模块工作所要求的时钟信号并分配到相应的功能模块中，并且还可以产生发送给处理器芯片内各功能模块的复位信号。该硬核也负责完成时钟门控以及完成正常模式与休眠模式之间的转换以实现处理器芯片低功耗目标。该硬核也包含用于维护处理器芯片基本系统设置的配置寄存器，还可以包含用于芯片识别的配置寄存器。

为实现发明目的，本发明的硬核采用如下技术方案：

一、系统构成

本发明的硬核包括以下功能子模块：时钟/配置寄存器块、时钟引出块、休眠模式控制器、微处理器内核高速总线接口、时钟使能和块复位引出块。