[发明专利]封装结构及其制法

说明书

技术领域

本发明涉及一种封装结构及其制法，特别是涉及一种低成本、高品质的封装结构及其制法。

背景技术

一般使用导线架(Lead Frame)的半导体封装件(SemiconductorPackage)，例如四边扁平无导脚(Quad Flat Non-lead，QFN)封装结构等，是粘设半导体芯片于作为芯片承载件(Chip Carrier)的导线架上，且导线架的导脚外露出用以覆盖芯片的封装胶体，而使外露的导脚作为半导体封装件的输出/输入(Input/Output，I/O)端，以与外界装置例如印刷电路板(Printed Circuit Board，PCB)电性连接，藉以使芯片通过该外界装置进行运行，如美国专利第5,942,794、6,143,981、6,229,200、6,498,099所披露。

为进一步减低封装件厚度，业界另发展出一种无需使用承载件(Carrierless)而得制成封装件的方法，以达微小化的目的。如美国专利第5,830,800及6,770,959号所披露的半导体封装件，其制法是如图1A至图1C所示。如图1A所示，准备一铜材的金属板10，并在该金属板10上以电镀方式形成电性接触垫11。如图1B所示，将芯片12粘置于该金属板10上，并通过导线13电性连接该芯片12至该电性接触垫11，再于该金属板10上形成一用以覆盖该芯片12及导线13的封装胶体14。接着如图1C所示，以如蚀刻的方式移除该金属板10，以外露出各该电性接触垫11底部，从而供作为I/O端藉以与外界装置电性连接。

但是于上述的技术中因该金属板10上无法布设(Routing)线路，造成焊线长度过长，而影响封装件的电性及成本。

所以为了解决这个问题，业界发展出一种可布设线路的无需承载件而又可缩短焊线长度及增加电性的封装件，如美国专利第6,884,652号所披露的技术，其制法是如图1A’至图1C’所示。如图1A’所示，准备一铜材的金属板10，并于该金属板10上形成介电层100，并形成开孔以露出部分金属板10表面。如图1B’所示，在该介电层100上以如溅镀(sputter)的方式形成线路层11’，且该线路层11’具有线路111、位于该线路111两端的电性接触垫112及焊接垫113，接着将该芯片12粘置于该介电层100上方，并通过导线13电性连接该芯片12至该焊接垫113。接着如图1C’所示，在该介电层100上方形成一用以覆盖该线路层11’、芯片12及导线13的封装胶体14，再进行切单工艺，最后以如蚀刻的方式移除该金属板10，以外露出各该电性接触垫112底部，从而供作为I/O端以与外界装置电性连接。

但是于上述的技术中因该金属板10上需形成介电层100，并需使用如溅镀的方式形成线路层11’，不仅成本高且制造工艺复杂，以致于无法量产。

为解决成本高的问题，业界再发展出一种可布设线路层且无需形成介电层的半导体封装件。

请参阅美国专利第6,306,682号所披露的半导体封装件，其制法是如图1A”至图1D”所示。如图1A”所示，准备一铜材的金属板10，并于该金属板10的相对第一及第二表面10a、10b上分别形成电镀金属层101、及电镀线路层11’，且该线路层11’具有电性接触垫112，再于该第二表面10b及线路层11’上形成防焊层(solder mask)15，且该防焊层15具有开孔150，以令各该电性接触垫112的底部外露于该开孔150，从而供作为I/O端以与外界装置电性连接。如图1B”所示，在该金属板10的第一表面10a上以如蚀刻的方式形成一贯穿该金属板10的开口101a。接着如图1C”所示，将芯片12容置于该开口101a且粘置于该防焊层15上，并通过导线13电性连接该芯片12至该电性接触垫112，再于该开口101a中形成一用以覆盖该芯片12及导线13的封装胶体14，又于该开孔150中的电性接触垫112上形成焊球16。最后如图1D”所示，沿该开口101a周围进行切单工艺，以移除该金属板10。

但是于上述的技术中因该防焊层15的材料特性，无法形成平坦表面，以致于当该芯片12粘置于该防焊层15上方时，该防焊层15常发生裂缝S(如图1C”及图1D”所示)问题，而使产品不良。又于该防焊层15中形成开孔150，需进行利用光罩、曝光等黄光工艺，导致成本上升，因而无法量产。

因此，如何避免现有技术中的上述种种问题，实已成目前急欲解决的问题。

发明内容