[发明专利]一种高性能低功耗CAVLC解码器设计方法无效
申请号: | 201010106075.X | 申请日: | 2010-02-04 |
公开(公告)号: | CN102148971A | 公开(公告)日: | 2011-08-10 |
发明(设计)人: | 杨华岚 | 申请(专利权)人: | 成都市世嘉电子实业有限公司 |
主分类号: | H04N7/26 | 分类号: | H04N7/26 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 610041 *** | 国省代码: | 四川;51 |
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摘要: | |||
搜索关键词: | 一种 性能 功耗 cavlc 解码器 设计 方法 | ||
1.一种高性能低功耗CAVLC解码器设计方法,其特征在于,包括如下步骤:
1)完成系统整体架构设计。
2)完成Coeff_token解码器电路设计。
3)完成T1解码器电路设计。
4)完成Level解码器电路设计。
5)完成Totalzero解码器电路设计。
6)完成Run_before解码器电路设计。
7)完成IDS缓存电路设计。
2.如权利要求1所述的高性能低功耗CAVLC解码器设计方法,其特征在于所述步骤1)中系统整体架构设计,如下所述:
本设计包括Coeff_token解码器、T1解码器、Level解码器、Totalzero解码器、Run_before解码器、闪存单元、参数接口、预测数据读/写模块、IDS缓存和控制器。使用了PCCF技术,即各个部分都有使能信号,当不使用时,就让部件进入低功耗状态。其中控制器首先决定当前CAVLC的处理阶段,如果在Coeff_token解码阶段,准备待处理的非零系数个数,完成Coeff_token解码后,处理T1解码和Level解码过程的计数,之后解码全零值,最后解码出每个非零系数。控制器会将Level解码和Run_before解码的结果输入到IDS,并且使用ZCS技术,即跳过全零码字的解码,进一步减少运算时间和功耗。
3.如权利要求1所述的高性能低功耗CAVLC解码器设计方法,其特征在于所述步骤2)中Coeff_token解码器电路设计,如下所述:
使用HLLT技术降低入口点个数,将查找表LUT从一个大的表划分为分层次的小表,出现频繁的码字赋予小的索引号,出现不频繁的码字赋予大的索引号。
4.如权利要求1所述的高性能低功耗CAVLC解码器设计方法,其特征在于所述步骤3)中T1解码器电路设计,如下所述:
只使用反相器和比较器构建T1解码器。
5.如权利要求1所述的高性能低功耗CAVLC解码器设计方法,其特征在于所述步骤4)中Level解码器电路设计,如下所述:
Level解码器主要用来解码非零系数的幅值,使用Level_VLC0~Level_VLC7这7个表。Level_VLC0这个表有2种结束条件,而其他6个表只有1种结束条件;而且Level_VLC0中计算的码长和幅值大小也不同于其他6个表。为了节省硬件开销,本发明使用逻辑元件实现上述这7个表。
6.如权利要求1所述的高性能低功耗CAVLC解码器设计方法,其特征在于所述步骤5)中Totalzero解码器电路设计,如下所述:
根据块的属性和TotalCoeff参数值来对表进行划分,不使用HLLT技术。
7.如权利要求1所述的高性能低功耗CAVLC解码器设计方法,其特征在于所述步骤6)中Run_before解码器电路设计,如下所述:
Run_before解码器共有45个入口点。使用ZTEBA技术,用算术逻辑排除剩余零表。
8.如权利要求1所述的高性能低功耗CAVLC解码器设计方法,其特征在于所述步骤7)中IDS缓存电路设计,如下所述:
IDS缓存在CAVLC解码器和反量化器之间进行数据传输。
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