[发明专利]兼容双精度和双单精度的浮点乘加器及其兼容处理方法

说明书

技术领域

本发明涉及微处理器处理技术领域，特别是涉及一种兼容单精度和双单精 度的浮点乘加器及其浮点乘加兼容计算处理方法。

背景技术

现有微处理器中，为了提高浮点计算的效率，通常使用浮点乘加器 (Multiply-Add Fused)来实现连续的浮点乘法和加法操作(表示为A×B+C)。 与单独的浮点乘法器和加法器相比，采用浮点乘加器既降低了连续执行乘法和 加法的延迟，又减小了硬件开销，同时提高乘加运算的精度。这是因为若采用 乘法器与加法器来实现乘加操作，需要在乘法完成后进行一次舍入和规格化操 作，此后再将乘法的结果作为操作数之一送入到加法器执行，但是采用乘加单 元进行乘法操作时会保留完全精度的乘法结果，只在最后进行一次舍入和规格 化，从而保证了精度。

作为处理器中浮点运算的关键部件，现有技术中提出了多种方案来降低浮 点乘加器的延迟以提高系统性能。参考浮点乘加器的设计，在Floating-Point  Fused Multiply-Add：Reduced latency for Floating-Point Addition，Proc. of 17^th IEEE Symposium on Computer Arithmetic，pp.42-51，2005中提出了 将乘加器划分为两条FAR和CLOSE路径的方法。这种方法根据C与A×B的指数差 (表示为d)来划分不同的路径。其相对于传统乘加器能在一定程度上降低延 迟。

对于浮点操作数格式及其异常操作的处理，IEEE754有详细的规定。 IEEE754标准规定了单精度(32位)、双精度(64位)的格式及invalid(V)、 divide by zero(Z)、overflow(0)、underflow(U)和inexact(I)5种异 常处理。其中单精度和双精度的格式如表1(1、2)所示。考虑到双精度数是 64位，正好是两个单精度数的长度，在有些指令集中，例如MIPS指令集，还设 置pair single操作，使得既可以执行双单精度运算，如表1(3)所示，也可 以同时对两对单精度进行运算。

(1)单精度浮点

 1位   11位   52位

(2)双精度浮点

 1位   8位   23位   1位   8位   23位

(3)双单精度浮点